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FPGA丢失数据

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zhulin|  楼主 | 2019-3-28 16:35 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 时钟, 信号, 内存, 时钟分频
我现在做的一个项目，是将输入图像信号1920X1200 60HZ存入内存再读出其中一部分（比如800x600）,以同样的帧频发出，输出的时钟是源端时钟分频后得到的，但实际测试时发现有丢帧或丢失数据现象，请问这是为什么

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沙发
逆天凡凡| | 2019-3-28 17:16 | 只看该作者
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板凳
caoenq| | 2019-3-29 08:33 | 只看该作者
不妨把你的Verilog代码发出来，帮你看一下。

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地板
nethopper| | 2019-3-30 12:43 | 只看该作者
存取内存的时序问题？这个时钟应该有100多兆了？时钟信号经转换后的延迟问题？所用的内存是否支持此存取速度的问题？

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