clock_dedicated_route？

只看该作者 · 2011-9-16 15:50

ISE里clock_dedicated_route是什么意思？

只看该作者 · 2011-9-16 16:20

有两种情况， 1，就是有一个时钟你没有放到全局始终或者局部始终的引脚，布局的时候不能把它当作时钟分配资源。 2 就是你想在IO上输出一个始终，但是你没有采用正确的方法，如在Spartan6里面你必须用ODDR寄存器输出，而不能直接时钟赋到一个直接连接到IO的信号。
总之就是你用的信号或者你的方法不符合默认的时钟资源的使用规则。

只看该作者 · 2011-9-16 16:20

关于xilinx的时钟架构设计，是有一些标准规则的。比如，时钟输入得由全局时钟管脚，时钟网络得由bufg驱动，时钟buf的位置与时钟源相关。。。当然，违反这些规则并不代表着不能在fpga里实现，而是会有一定条件下的性能损失。
当设计遇到一些特殊需求时候，往往会与这些规则相冲突。比如，时钟输入个数多于时钟输入管脚个数时候就避免不了有时钟会由普通io输入；某些小扇出的门控时钟就不需要额外占用bufg，等等。
而这个约束就是告诉实现工具，哪些时钟资源是必须符合这些规则的，违反了就要报错，而哪些是可以忽略这些规则的。

只看该作者 · 2011-9-19 11:35

例子：
# Receiver clock period constraints
NET phy_gmii_rx_clk TNM_NET = phy_gmii_rx_clk;
TIMESPEC TS_phy_gmii_rx_clk = PERIOD phy_gmii_rx_clk 8 ns;
NET phy_gmii_rx_clk CLOCK_DEDICATED_ROUTE = FALSE;