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毕设遇到了困难，普通本科生，老师不管不顾

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楼主
blucelee11|  楼主 | 2019-3-30 21:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
CPLD, PLD, Quartus, UART, 仿真
老师不管不顾的，课题又没学过有没有人可以帮忙。
课题：基于cpld的出租车计费系统设计与实现，软件用的quartus8.1
需要实现的功能：（1） 起步开始计费，起步价为11元，行驶3公里以内，只收取起步价；
（2） 车行驶超过3公里，每公里加收2.4元；
（3） 当行驶里程超过20公里，每公里费用为3元；
（4） 当遇到车超过3分钟，未行驶，则按每分钟1元，加收等待费用；
（5） 计价器设有暂停按键，收到暂停命令，则计价器暂停计价；
（6） 若收到停止命令，则计价结果，返回初始值，等待下一次计费。
下面是我自己的程序截图，有大佬给我改一下，然后教下我仿真波形怎么调试吗

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沙发
blucelee11|  楼主 | 2019-3-30 21:17 | 只看该作者


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板凳
blucelee11|  楼主 | 2019-3-30 21:17 | 只看该作者
如果有大佬帮忙可以有偿

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123987 2019-4-10 09:55 回复TA
@xyz549040622 ：道兄，不要教坏小孩子。人家本来是来请教技术问题的，结果你给人家指条歪门邪道。 
xyz549040622 2019-3-31 14:27 回复TA
你们老师出的题一点也不难，找个专门做毕业设计的几百块搞定。而且，老师又没要求实物。。。 
xyz549040622 2019-3-31 14:27 回复TA
你们老师出的题一点也不难，找个专门做毕业设计的几百块搞定。而且，老师又没要求实物。。。 
地板
caoenq| | 2019-3-31 15:10 | 只看该作者
verilog请少用if  else,改用了综合性较高的case语句。另外这么简单的设计为何要上FPGA?你们老师怎么想的

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5楼
dirtwillfly| | 2019-4-2 23:30 | 只看该作者
caoenq 发表于 2019-3-31 15:10
verilog请少用if  else,改用了综合性较高的case语句。另外这么简单的设计为何要上FPGA?你们老师怎么想的 ...

现在的学校很多都是为了毕设而毕设，题目没有任何实际意义

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123987 2019-4-10 10:02 回复TA
此言差矣。选择这个课题的目的是实现对数字电路和相关软件的综合运用能力的考查。毕竟是毕业设计，别要求太高。至于什么项目最优方案，性价比什么的暂时不是学生们需要重点考虑的。 
6楼
gwnpeter| | 2019-4-6 08:45 | 只看该作者
告诉老师cpld太low了，你改用fpga了。然后下载一个mcu核心，顺便写几行c，搞定收工，高大上.............

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123987 2019-4-10 10:03 回复TA
都是一帮老江湖，小孩子都被你们教坏了。呵呵！ 
7楼
blucelee11|  楼主 | 2019-4-10 19:46 | 只看该作者
blucelee11 发表于 2019-3-30 21:17
如果有大佬帮忙可以有偿

我们老师要求实物的，而且还要我们自己焊板子

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8楼
blucelee11|  楼主 | 2019-4-10 19:47 | 只看该作者
caoenq 发表于 2019-3-31 15:10
verilog请少用if  else,改用了综合性较高的case语句。另外这么简单的设计为何要上FPGA?你们老师怎么想的 ...

用的是cpld差不多吧，普通本科毕设都这样

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9楼
blucelee11|  楼主 | 2019-4-10 19:50 | 只看该作者
gwnpeter 发表于 2019-4-6 08:45
告诉老师cpld太low了，你改用fpga了。然后下载一个mcu核心，顺便写几行c，搞定收工，高大上.............[e ...

不太懂，没有具体的教学吗

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10楼
zhangmangui| | 2019-4-11 22:12 | 只看该作者
CPLD或FPGA 实现都行 重点是需要有verilog编程基础  大学一般是VHDL吧

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11楼
yym86202| | 2019-4-22 09:00 | 只看该作者
gwnpeter 发表于 2019-4-6 08:45
告诉老师cpld太low了，你改用fpga了。然后下载一个mcu核心，顺便写几行c，搞定收工，高大上.............[e ...

大神？我想问一下你所说的mcu核心是什么？指的是nios那样的软核么？现在遇到个问题，nios想跟外面的fpga逻辑电路交换数据怎么交换？是在nios设置一个pio口进行16位数据交换么？这些数据不涉及到管脚，只是altera内部的nios与fpga交换~~

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