2 系统硬件设计
雷达回波发生器在硬件实现时，FPGA选用Xilinx公司Virtex-4系列的XC4VSX55芯片， DSP选用TI公司的TMS320C6416芯片，数模转换器和放大器分别选用ADI公司的AD9765和AD8044，时钟选用ADI公司的超低抖动时钟ICAD9510，时钟配置电路选用Altera公司MAX7000S/AE系列的EPM7128S。SX55是Xilinx公司的一款高性能数字信号处理FPGA，具有强大的数据处理能力。主要硬件资源为49 152个SLICE(含一个触发器及一个四输入查找表)，320个BLOCK RAM(每块18 KB)，512个18×18 bit乘法器，8个DCM，32条全局时钟连线，640个可用I/O。TMS320C6416是TI公司的一款高性能定点数字信号处理器，最高工作时钟600 MHz，可达4 800 MIPS。主要硬件资源有128 KB L1P cache，128 KB L1D cache，8 MB L2 cache。两个外部存储器接口（EMIF），EMIFA为64 bit，EMIFB为16 bit，共1 280 MB外部地址。64个EDMA，32 bit或16 bit HPI接口，PIC接口。雷达回波发生器的硬件结构如图2所示。
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系统的工作流程是：
(1)雷达波形数据的计算产生。通用计算机根据输入的雷达参数计算得到雷达基带信号波形数据，以备通过RS-232串行接口传输给大容量波形存储器存储。
(2)数据传输。FPGA通过电平转换芯片与串口相连，将经RS-232串行接口送来的通用计算机产生的雷达基带信号数据以及雷达目标、噪声有关参数接收并存储在其内部设计的存储器中。
(3)实时信号处理。FPGA对存储数据进行延时、多普勒调制、幅度控制、中频调制以及噪声加载等信号处理，得到雷达回波的数字信号。当雷达参数或目标属性、噪声参数改变时，DSP更新存储器中存储的数据。
(4)数模转换放大输出。将处理得到的回波数字信号经数模转换、放大后得到雷达回波的模拟信号输出。
DSP以其丰富的I/O资源实现系统的通信、控制、地址产生功能。FPGA与DSP通过EMIF连接实现FPGA与DSP之间数据交换；FPGA产生的数据送给DA芯片转换成模拟信号后，经放大器进行两级放大输出。外部时钟和板载晶振时钟经跳线选择后送给时钟管理芯片，再送给FPGA。外触发经CPLD与FPGA相连。CPLD与时钟管理芯片相连，可通过编程CPLD配置时钟管理芯片。
3 FPGA内部逻辑电路设计
FPGA是系统的核心，实现信号的延时、多普勒调制、中频调制以及噪声加载等运算任务。主要功能如下：
(1)数据接收存储管理。FPGA接收从通用计算机经RS-232串行接口送来的波形数据，分别存储在其内部的3个双口RAM中。该RAM的容量为10 240×32 bit，受DSP和FPGA内部逻辑控制，系统时钟工作10 MHz时可存储最大102.4 μs 16 bit正交基带信号。双口RAM是利用FPGA的内嵌块存储器配置的。内嵌块存储器是硬件存储器，不占有任何逻辑资源，利用这些资源可以生成深度、位宽可配置的存储逻辑[6]。
(2)延时计算。3个双口RAM中的数据在延迟单元的控制下，在不同的延迟时刻输出。具体的延迟时钟周期由设定的目标距离确定，相互关系为延时τ=2H/c，H为目标距离，c为光速。
(3)多普勒调制以及中频调制。目标速度信息在硬件实现时，由DDS[7]产生频率为fd的连续正弦和余弦信号作为复信号与复基带信号相乘，fd=2ν/λ，ν为目标与雷达相对速度，λ为雷达波长。DDS模块相位增量28 bit，频率分辨率为fclk/228，幅度量化16 bit。调制中频载波输出时，由DDS产生中频fc的连续正弦和余弦信号作为复信号与复基带信号相乘。
(4)噪声产生及加载。噪声的产生应用概率论知识，大量独立同分布随机变量之和近似服从高斯分布[8]。这里用30个均匀分布随机序列相加来产生高斯分布随机序列。均匀分布随机序列采用反馈移位寄存器结构，移位寄存器宽度19 bit，随机序列循环周期219-1。
针对以上功能，FPGA内部逻辑设计主要包括基带信号产生、载波调制、噪声产生及加载、串口通信及参数设置4个顶层模块，如图3所示。基带信号产生模块主要完成对存储基带信号的延迟，频率调制，幅度控制及信号合成功能。载波调制模块对同一基带信号采用相同载波和16路不同的相位进行上变频。噪声产生及加载模块产生高斯分布随机噪声，并与目标中频信号相加送给DA输出。串口通信及参数设置模块完成DA板与控制界面通信并控制信号源运行参数。
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4 系统测试结果
利用示波器、频谱仪等可以对信号发生器产生的各种体制雷达的典型信号进行测试实验。雷达各个参数以及目标属性设定如下：雷达体制为单脉冲跟踪，雷达工作频率10 GHz，信号形式为线性调频，时宽10 μs，带宽10 MHz，脉冲重复频率2 kHz；目标1属性：距离23 km，速度80 m/s，幅度20 dbmw；目标2属性：距离20 km，速度50 m/s，幅度18 dbmw；目标3属性：距离15 km，速度30 m/s，幅度16 dbmw。用示波器对信号发生器输出的基带信号进行测试，结果如图4所示。从图中可以明显看出，信号的重复间隔时间为500 μs，与设定的脉冲重复频率一致，且目标间的距离以及幅度也与设定值一致。图5为图4的时域局部展开图。
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将雷达信号形式改为13位巴克码相位编码信号，其他参数不变，测试的结果如图6所示。
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本文提出的雷达回波发生器可以根据给定的雷达参数和目标属性，实时产生DBF、SAR和单脉冲跟踪3种雷达体制的多种雷达信号的回波，还可以加入高斯噪声，对雷达目标环境的模拟具有一定的真实性。其采用DSP+FPGA+D/A的结构，对外具有丰富的接口，既可以当作一块独立的板卡使用，也可以在CPCI机箱上作为标准板卡使用，满足了通用性和灵活性的要求。由于使用了DSP和FPGA，加上丰富的底层软件库，可以提供良好的二次开发空间. |
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