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Chipscope信号无法找到的解决方案

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楼主: GoldSunMonkey
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21楼
zhongxon| | 2012-3-24 10:30 | 只看该作者 回帖奖励 |倒序浏览
这个确实很实用，观察寄存器也行
reg [7:0]  xx     /* synthesis syn_keep = 1 */
这样，这个寄存器xx，就可以用Chipscope观察。

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22楼
liwsx| | 2012-3-25 11:48 | 只看该作者
跟着猴哥，
就是好　，　有肉吃　　　　　
学习

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23楼
sunmax| | 2012-4-12 18:50 | 只看该作者
mark

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24楼
duthongbin| | 2012-7-18 10:14 | 只看该作者
猴哥，我用了一下你说的关于VHDL方法，貌似在Chipscope中还是找不到想要的信号~怎么办？ 1# GoldSunMonkey

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25楼
zy7598865| | 2012-7-31 18:45 | 只看该作者
我得去试试了  给力啊

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26楼
GoldSunMonkey|  楼主 | 2012-7-31 21:02 | 只看该作者
猴哥，我用了一下你说的关于VHDL方法，貌似在Chipscope中还是找不到想要的信号~怎么办？ 1# GoldSunMonkey
duthongbin 发表于 2012-7-18 10:14
不是每个信号都好用。
只能改善。不代表全部解决。

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27楼
GoldSunMonkey|  楼主 | 2012-7-31 21:03 | 只看该作者
我得去试试了  给力啊
zy7598865 发表于 2012-7-31 18:45
哈哈

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28楼
薇儿安蓝| | 2013-1-25 14:05 | 只看该作者
/* synthesis syn_keep = 1 */
是什么意思啊  新手不懂

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29楼
charlydady| | 2013-1-25 16:02 | 只看该作者
很受用啊，最近刚好遇到这个问题。。。

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30楼
sleepybear| | 2013-1-26 08:50 | 只看该作者
终于知道Verilog怎么设置KEEP了。
这个特性是语言本身的语法吗？

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31楼
charlydady| | 2013-1-28 16:03 | 只看该作者
猴哥，我在Verilog中在module后面的端口声明中家了output status/*synthesis syn_keep=1*/,status还是看不着啊，status是状态机的状态，在case语句中用到的

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32楼
woxieyanhua| | 2013-3-29 20:00 | 只看该作者
在Verilog中:
只需将需要监测的信号输出到port,然后加上约束就行.
例如:
output          rx_sof_det_out /* synthesis syn_keep = 1 */;
请问lz这个约束是直接写在代码行还是写在用户约束文件中的？

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33楼
GoldSunMonkey|  楼主 | 2013-3-29 22:27 | 只看该作者
charlydady 发表于 2013-1-28 16:03
猴哥，我在Verilog中在module后面的端口声明中家了output status/*synthesis syn_keep=1*/,status还是看不 ...

不一定每次都能成功。如果不能成功，请例化chipscope使用

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34楼
qin552011373| | 2013-3-29 22:31 | 只看该作者
猴哥牛人

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35楼
zhuyi1234567899| | 2013-4-2 10:09 | 只看该作者
薇儿安蓝 发表于 2013-1-25 14:05
/* synthesis syn_keep = 1 */
是什么意思啊  新手不懂

这个在xilinx里称为综合约束.我可以再教一着,即在ISE项目工程中右击Synthesis-->process property-->将层次性设为,yes或者soft,这样与/*synthesis syn_keep = 1*/配合基本能抓到自己想要的信号

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36楼
千山万水js| | 2013-4-2 10:28 | 只看该作者
我这个设置了，但有的信号还是抓取不到！猴哥有时间讲解一下，怎么例化chipscope使用，现在大多都是直接插入chipscope观察的

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37楼
huhoo| | 2013-10-17 17:30 | 只看该作者
GoldSunMonkey，这么眼熟，原来是从我百度空间找的东东，哎~~~时间啊

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38楼
yghanwuji| | 2014-3-24 11:27 | 只看该作者
学习了

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