关于Clocking Wizzard的一个问题，设定输出与实际不符

发表于 2011-9-22 10:57

本帖最后由 sleepybear 于 2015-7-27 15:28 编辑

...

发表于 2011-9-22 10:59

本帖最后由 sleepybear 于 2015-7-27 15:28 编辑

...

发表于 2011-9-22 11:12

值得借鉴的教训,半个月啊...

发表于 2011-9-22 11:22

哈哈这样看来调用IP不保险啊
珍惜时间远离IP

发表于 2011-9-22 12:29

不调用IP也不行啊,自己写?那时间费的更多了

sleepybear · 发表于 2011-9-22 12:55

:( 谁说是IP的问题了？就是应该用CoreGen，不然你更发现不了
其实是你自己的问题，自己仔细去看看Spartan-6 PLL的文档，搞清楚PLL的内部结构，分频倍频究竟是怎么出来的。
在你同时输出几个频率的时候，你有没有闪过一个念头，难道你随便写什么频率都可以生成的吗？你写的几个频率会不会根本就生成不出来？
在你自己都对PLL内部结构不清楚的情况下，直接写原语就是更大的冒险。

譬如，你现在的频率参数：
输入 100
输出 150、250、33.3
也就是说，这三个输出与100 之间的关系是：
3/2, 5/2, 1/3
你仔细看一下PLL的结构，你看看这几个质数怎么求最小公倍数及最大公约数，会不会求出来的数超过的PLL的分频/倍频系数呢？

发表于 2011-9-22 13:08

不懂围观之

发表于 2011-9-22 13:09

6# dan_xb

正解啊! strong re
受教了

发表于 2011-9-22 13:41

学习啦。加分～

发表于 2011-9-22 13:55

本帖最后由 sleepybear 于 2015-7-27 15:28 编辑

:( 谁说是IP的问题了？就是应该用CoreGen，不然你更发现不了
其实是你自己的问题，自己仔细去看看Spartan-6 PLL的文档，搞清楚PLL的内部结构，分频倍频究竟是怎么出来的。
在你同时输出几个频率的时候，你有没有闪过 ...
dan_xb 发表于 2011-9-22 12:55

..

发表于 2011-9-22 14:11

发表于 2011-9-22 14:32

的确如此。以前我都是例化原语的，用的时候会去查手册，看设的MULTIPLY和DIVIDE倍数是否在范围内。即使自己不查，如果设的超出了范围，在编译的时候也会报错提示的。
这次确实是大意了，最早工程建立时是另一个同 ...
sleepybear 发表于 2011-9-22 13:55

嗯，是的是的，这个也是ISE设计不好的一个地方，还有一个地方是有Timing不满足的时候不报告，出了问题再回来看才发现。

发表于 2011-9-22 14:45

PlanAhead有这个问题么？？ 12# dan_xb

发表于 2011-9-22 15:03

12# dan_xb 哈哈。不错：）

发表于 2011-9-23 08:45

:( 谁说是IP的问题了？就是应该用CoreGen，不然你更发现不了
其实是你自己的问题，自己仔细去看看Spartan-6 PLL的文档，搞清楚PLL的内部结构，分频倍频究竟是怎么出来的。
在你同时输出几个频率的时候，你有没有闪过 ...
dan_xb 发表于 2011-9-22 12:55

嗯，Hardware thinking对绝大多数人来说还只是停留在嘴上，只有吃了苦头才会理解，好在亡羊补牢，为时未晚。。。

发表于 2011-9-23 09:57

学习啦

发表于 2011-9-23 20:48

额，这个我还真不懂。

[Quartus] 关于Clocking Wizzard的一个问题，设定输出与实际不符

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