如何用verilog语言实现100个并行输入的一位2进制数的快速模二

只看该作者 · 2008-3-17 15:39

如何用verilog语言实现100个并行输入的一位2进制数的模二加（异或）（b[0]到b[99]),用for语句是不是太占用资源了，如果把并行转成串行再一个一个相异或又太浪费时钟了，不知道各位有没有什么好办法？

只看该作者 · 2008-3-17 18:52

module pipelined_binary_adder_tree
(
    input [WIDTH-1:0] A, B, C, D, E,
    input clk,
    output [WIDTH-1:0] out
);

    parameter WIDTH = 1;

    wire [WIDTH-1:0] sum1, sum2, sum3, sum4;
    reg [WIDTH-1:0] sumreg1, sumreg2, sumreg3, sumreg4;

    always @ (posedge clk)
    begin
        sumreg1 <= sum1;
        sumreg2 <= sum2;
        sumreg3 <= sum3;
        sumreg4 <= sum4;
    end

    // 2-bit additions
    assign sum1 = A + B;
    assign sum2 = C + D;
    assign sum3 = sumreg1 + sumreg2;
    assign sum4 = sumreg3 + E;
    assign out = sumreg4;

endmodule