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lvds时钟输出的问题!!!

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楼主
iampeter|  楼主 | 2011-9-28 11:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, LVDS, AD, PGA, FPGA
本帖最后由 iampeter 于 2011-9-28 11:17 编辑

打算设计一块代高速AD的板子做实验，用FPGA给AD时钟，由于AD需要用到差分时钟，所以将spartan3的一对差分的gclk接给了AD，本来没什么问题了，画板子的时候发现AD的差分输入和FPGA的差分输出倒向了，要么走过孔要么直接倒向连接，在FPGA输出的时候倒向。
      我们设计的AD时钟100M，我不想走过孔，打算将FPGA与AD的差分接口倒向接着，在FPGA内部输出时钟时再倒向一次。看了一些文档，没什么底问问大家。
      貌似用DCM和OBUFDS就可以产生差分时钟，至于怎么倒向输出还望大家赐教！！！

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沙发
GoldSunMonkey| | 2011-9-28 11:45 | 只看该作者
你可采用DCM的差分始终倒相试一下。

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板凳
AutoESL| | 2011-9-28 17:20 | 只看该作者
"至于怎么倒向输出还望大家赐教！！！"

怎么倒向呢?这是关键

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地板
GoldSunMonkey| | 2011-9-28 17:28 | 只看该作者
:L选择相位偏移啊。兄弟

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5楼
星星之火红| | 2011-9-28 20:51 | 只看该作者
:lol大圣，你好～～

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6楼
hjjnet| | 2011-9-28 21:52 | 只看该作者
这个情况，不相位移动难道不行？

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7楼
GoldSunMonkey| | 2011-9-28 22:21 | 只看该作者
他说不想过孔

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8楼
iampeter|  楼主 | 2011-9-29 08:55 | 只看该作者
是不是只有相位偏移这一种方法？我的理解就是时钟输出移向180度是吧？
大家赐教了！！！

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9楼
iampeter|  楼主 | 2011-9-30 10:13 | 只看该作者
现在帖子太多，还没人看到就沉底了！！！

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10楼
AutoESL| | 2011-9-30 11:07 | 只看该作者
是啊,顶起来

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11楼
ysdx| | 2011-9-30 15:29 | 只看该作者
时钟抖动太大吧。建议还是用时钟芯片来得好。

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12楼
GoldSunMonkey| | 2011-10-1 18:45 | 只看该作者
现在帖子太多，还没人看到就沉底了！！！
iampeter 发表于 2011-9-30 10:13

我觉得可以，你试一下

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13楼
GoldSunMonkey| | 2011-10-1 18:45 | 只看该作者
现在帖子太多，还没人看到就沉底了！！！
iampeter 发表于 2011-9-30 10:13

我觉得可以试一下。

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14楼
dan_xb| | 2011-10-4 17:14 | 只看该作者
汗，如果是输入的话，看这个：http://china.xilinx.com/support/ ... notes/c_xapp491.pdf
如果是输出的话，DCM输出的信号不是有一个CLK180吗？用这个信号去驱动OBUFDS就可以了。

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15楼
GoldSunMonkey| | 2011-10-4 22:19 | 只看该作者
:L我一直给他这么说的：）

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16楼
iampeter|  楼主 | 2011-11-25 14:02 | 只看该作者
使用DCM输出差分时钟，clk180+obufds，不过输出没有信号不知道为什么？是不是我理解错了！！！

1.JPG (48.58 KB )

1.JPG

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17楼
iampeter|  楼主 | 2011-11-25 16:32 | 只看该作者
是我内部设置错误了，不过好像输出的LVDS波形很差，抖动无法接受，输出40M都抖动很大，再大一点简直无法测出频率！！！

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18楼
GoldSunMonkey| | 2011-11-25 16:37 | 只看该作者
不是吧？兄弟

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19楼
iampeter|  楼主 | 2011-11-25 16:55 | 只看该作者
打算换时钟芯片了，不用FPGA出时钟了，开始打算实验，以前用FPGA出个30M的时钟勉强还可以用，AD输出的信噪比四十以上，现在要优化指标了铁定要改了！！！

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20楼
GoldSunMonkey| | 2011-11-25 18:13 | 只看该作者
很奇怪，你经过BUFG到管教应该时钟质量很好啊。

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