本帖最后由 AutoESL 于 2011-9-29 22:07 编辑
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最近在工作中一直纠结于planahead的使用，希望能够全面的了解它的功能和使用技巧。可惜的是一直没有整块的时间来做这个事情。对于这些工具的使用，在实践中去学习它那是最好不
过的了。今天先在网上收集一点资料吧，明天在公司跑一个现成的工程，对照user guide来操作
一下吧。做FPGA这一行，连这些工具都不熟练，确实有点说不过去啊，呵呵。。
PlanAhead 软件提供了设计的不同视图，以显示物理层次、属性、网表与约束、器件封闭
引脚、原理图及更多。
一、可视化确定性能瓶颈
PlanAhead 环境通过显示 I/O 互连和物理块（或 “Pblock”）网束 (net bundle)，提供了洞察设计数据流的能力。您可以根据信号数量控制网束的颜色和线厚。这使您能容易地在贯穿设计的整个数据流中确定具有大量连接的 Pblock。然后您可以采取校正措施，避开布线拥塞故障点，并将具有大量连接的 Pblock 相近放置或将它们合并。
还可显示时钟区，并在布局规划时使用它来优化各个时钟或最大程度地降低器件中的功耗。通过将时钟隔离到专门的时钟区，它们可以运行得更快，并消除了为其它时钟区供电的需要。
可以在设计过程中的各个阶段使用 PlanAhead 设计工具的分析和探测环境。最初，您可以在实现之前分析设计。PlanAhead 软件提供了一个静态时序引擎 TimeAhead，用于研究设计在时序方面的可行性。您还可以通过调整纯逻辑延迟，在不进行互连的情况下，使用估计的布线延迟执行分析。这可以让您看清楚设计中存在多大的时序容差。
可以在 PlanAhead 环境中编辑和精调时序约束。这些相同的分析结果可以帮助确定哪些逻辑应组合在一起并进行布局规划。针对布局规划，您可对路径进行逻辑排序、组合和选择，还可以使用同一 TimeAhead 环境处理从 TRCE 导入的时序结果，TRCE 是赛灵思 ISE? 软件中的时序评估工具。
可以查看和修改为设计指定的时序约束。您可以在编辑器中将所有 ISE 时序约束定义为新约束。这可以使约束指定变得更容易，因为您不必再记住专门的约束格式了。您可以在运行任何 ISE 实现工具之前，将其与 TimeAhead 一起使用以验证和优化约束集。
PlanAhead 设计工具提供了可视辅助，以帮助您理解物理实现结果。设计规则检查 (DRC) 功能可帮助您及早捕获错误。它还会对未正确利用某些器件资源（如 Virtex?-4 FPGA 中的 XtremeDSP? 切片或 RAM）的设计进行标记。
通过将问题区域可视化，可以在 RTL 侧或物理实现侧快速解决问题，而不必继续重复进行 RTL 与综合。您可以对各个逻辑模块进行选择性地高亮显示，以更好地了解它们放置的位置，以及创建在逻辑最集中区域的Pblock。可以高亮显示故障时序路径，以可视化和了解您的设计中发生了什么物理问题。 |
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