请大家看看我的DDR布线约束条件

只看该作者 · 2011-9-29 16:10

本帖最后由 happysheep224 于 2011-9-29 16:46 编辑

信号组	线宽	组内间距	组外间距	与时钟线间距
DQ0~DQ7、DQS0、DM0	6mil	8mil	20mil	短400mil
DQ8~DQ15、DQS1、DQM1	6mil	8mil	20mil	短300mil
地址线/控制线/命令线	6mil	8mil	20mil	长400mil
时钟线	6mil	6mil	无明确限制

以上是我的布线约束，诸位有什么指摘的吗？
另外我有个疑问，由于我的布线的缘故，我的地址线、控制线、命令线均比时钟线长大概400mil。数据线比时钟线短400mil，这样做可行吗？还是说时钟信号要比以上所有信号晚到才行？另外，DQ0~DQ7、DQS0、DM0和DQ8~DQ15、DQS1、DQM1是同一信号组内的不同信道，它们之间的允许差距范围是多少呢？
我参考的是网上的DDR layout guide 中文版

DDR_Layout_Guide.zip (773.65 KB)

只看该作者 · 2011-9-29 16:13

我参考的是网上的DDR layout guide 中文版

只看该作者 · 2011-9-29 16:34

我在资料中看到， “数据信号组的走线长度与时钟信号线的误差为+-500mil，组内同一信道的信号线走线误差为+-50mil(+-25mil)最好，从而可以得到，组内不同信道的走线误差为+-1000mil，相同信道的DQS一般走线在DQ中间。”于是DQ0~DQ7、DQS0、DM0和DQ8~DQ15、DQS1、DQM1相差了大概100mil，这么做可以吗？