现在用cyclone 4的FPGA EP4CE6F17C8，配置MSEL0=1,MSEL1=0,MSEL2=0,使用AS配置模式，但是上电以后DCLK没有配置时钟输出（没有配置时序输出）。换成JTAG配置，不能配置，但把MSEL0改为0就可以使用JTAG配置，配置后的FPGA所有逻辑功能正常。现在有几点不明白，请高手解答：
1.资料上说JTAG模式对MSEL的电平没有限制，但是我测试必须要接地。
2，AS 模式为什么不可以（电压，信号都检查过很多遍，没问题。我以前的cyclone 2在AS模式配置时，一上电FPGA就输出配置时序，读取外部FLAH的数据） |
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