verilog实例化与函数调用！

发表于 2011-10-5 12:57

请问一下，在verilog里实例化和函数调用有什么区别，比如同一段代码，如果做成一个模块我实例化10次的话是不是就是在综合后的电路中产生10个电路？？而函数调用的话是只综合出一个电路实体。

发表于 2011-10-5 15:55

嗯，实例化多少就是多少

发表于 2011-10-5 15:56

函数调用主要用于行为级描述吧

发表于 2011-10-5 16:27

1# 274643473 肯定是10份相同的电路，只不过，如果选用的硬件速度足够快，可以Pipeline使用高速硬件。但是这个需要10倍的时钟速率。需平衡考虑。

发表于 2011-10-5 16:28

函数调用主要用于行为级描述吧
AutoESL 发表于 2011-10-5 15:56

我就喜欢你简单的，没有毛病的回答。哈哈

发表于 2011-10-5 16:33

:lol
没办法，只会这么点

发表于 2011-10-5 16:41

:lol

发表于 2011-10-5 20:56

相当于是复制10个同样的电路

发表于 2011-10-5 21:04

:L我已经回答过了。

发表于 2011-10-6 08:13

这样更肯定:D

发表于 2011-10-6 08:29

发表于 2011-10-6 09:35

10# AutoESL
;p

发表于 2011-10-6 15:59

发表于 2011-10-7 13:12

呵呵有点意思

发表于 2011-10-7 13:12

赞一下版主很敬业

发表于 2011-10-7 13:20

我也很敬业:D