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verilog 可综合问题

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楼主
magic_yuan|  楼主 | 2011-10-5 15:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo, FPGA, PGA, 小程序
各位大侠，
小弟刚把VERILOG语法学习完，写了几个小程序练手。看到教材里有可综合和不可综合，查了很多资料，但还是不是很明白两者的差别。
    可综合是指能烧到FPGA里面的？不可综合不能用？教材里也没详细说，很是郁闷。
求教！！！
  十分感谢。

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沙发
huangpix| | 2011-10-7 21:34 | 只看该作者
可综合表示经过综合工具综合后，能够映射到FPGA硬件中
不可综合就是综合工具无法识别，不能够将其映射到FPGA硬件中，通常用于仿真使用

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板凳
magic_yuan|  楼主 | 2011-10-8 14:23 | 只看该作者
十分感谢楼上。
楼上几句话甚过我翻很多书。十分感谢！

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