[设计心得] 昨天解决的一个问题

发表于 2011-10-9 15:42

仿真结果和实际上板测试问题：

   在某个客户的项目中，前后仿真都正确，但是上板测试有一个数据的偏差：总是无法获得。
最终查到原因竟然是：
   最后一个数据，即在最后一个有用数据有效的时候，valid信号无效；
   这是因为数据从Sdram经过板上PCB走线的延迟还有FPGA内部有较大的延迟，这些是在
   仿真的过程中无法实现的，而Valid信号只是在FPGA，两者的延迟有一个
   时钟周期的偏差，导致在最后一个数据有效的时候，Valid信号无效，没有获得最好

一个有效的数据，导致图像中间有一条垂直的线。

发表于 2011-10-9 15:42

有点意思的问题

发表于 2011-10-9 17:09

其实说说是如何查到这个问题的更有意义

发表于 2011-10-9 17:10

走线延迟很难在设计的时候预测吧？

发表于 2011-10-9 21:10

以后还真得注意这些问题。

发表于 2011-10-9 21:33

严重同意

发表于 2011-10-9 22:46

1. 先用示波器点了一下端口的信号。这种情况，个人觉得，一定要用示波器看信号，逻辑分析仪的用处一般不大
2. 在示波器上看到波形，基本上问题就能分析的七七八八了

发表于 2011-10-9 22:48

不错，这种技巧更有用
顶

发表于 2011-10-10 09:04

发表于 2011-10-10 10:40

这种问题最难查啊:dizzy:

发表于 2011-10-10 10:51

10# eaivip
的确

发表于 2011-10-10 10:51

多高的时钟速率？我可否理解为：PCB走线有问题，比如信号线长度没匹配好，差异过大？

发表于 2011-10-10 11:12

事先考虑时钟频率，pcb走线延迟是否会有影响？pcb走线1ns是20cm

发表于 2011-10-10 14:00

学习了！！

发表于 2011-10-10 22:48

to sleepbear: 事实上，都有PCB和FPGA的内部延时控制都有问题。FPGA内部的约束做的不好

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