[设计心得]Xilinx的小知识卡片

发表于 2011-10-9 15:59

1. 配置芯片不进行C和I的分类，只有C，温度支持-45----80，FPGA芯片分I和C，I为-45----100，
C的为0----80；

发表于 2011-10-9 15:59

2 Spartan6目前不支持自动产生DDR/DDR2/DDR3的软核，MIG和EDK里面的MPMC都不支持；但是可以手动产生，然后挂到PLB，FSL等总线上；

发表于 2011-10-9 15:59

4 Spartan3-AN系列M0-2需要上拉的时候，上拉电阻1K作用，电阻值过大，导致电平在1.5V左右，FPGA可能认为配置模式不对；

发表于 2011-10-9 15:59

5 modusim的SE版本比XE版本好，XE每次升级都必须到官网上下载，不像SE可以直接编译。

发表于 2011-10-9 16:00

6 spartan6两侧的MCB在EDK中可以公用一个PLL产生的时钟，在ISE中应该也可以；

发表于 2011-10-9 16:00

7 每一款XILINX的FPGA芯片的时钟管理CMT,DCM,PLL都可以重配置，在例化的时候，注意选择方式。Spartan中去掉某些选项，才能出项DRP接口（可重配置接口）。

发表于 2011-10-9 16:00

8 ISERDES和OSERDES只能支持Vertex4,5,6系列和spartan6；spartan3a/N系列不支持；但是xilinx官方网站上有相应的参考设计来解决这个问题。将Document/S3/应用设计note。

发表于 2011-10-9 16:00

9 EDK12.1中有些DDR2的型号是不支持的，但是在MPMC中可以选择，编译的时候会出错，一般表现为CAS的延迟值不对；

发表于 2011-10-9 16:00

10 一般加入一个外设后，需要将其挂到相应的PLB总线上才能分配地址，和别的地址统一；

发表于 2011-10-9 16:01

12 S6小于45的芯片只有2个CMT(clock management tile)，大于等于45的有4个CMT，每个CMT有两个DCM和一个PLL，DCM和PLL在例化的时候，coregen的第一页选择手动例化，不选择自动选择，就可以单独配置；

发表于 2011-10-9 16:01

13 S6时钟资源
S6系列的芯片提供16个全局时钟网络，并提供40个区域时钟，用于ISERDES和OSERDES串并转化或者并串转换；全局时钟网络被BUFGMUX驱动，区域时钟被BUFIO2驱动，PLL被BUFPLL驱动；BUFIO2和BUFPLL只用于IO clock；
16个时钟网络被16个BUFGMUX驱动，BUFGMUX的时钟来源有三个：上下bank的时钟源，左右bank的时钟源和内部来自DCM/PLL的内部时钟；这些时钟源通过位于FPGA中部的时钟交换矩阵到达整个FPGA；
BUFG是用BUFGMUX作出来的，即将BUFGMUX固定选择一个时钟就是BUFG了；BUFGCE也是来自BUFGMUX，即BUFGMUX是真正的物理资源；
BUFIO2：全局时钟脚输入，产生一个同频的时钟，一个整数分频和占空比可调的时钟，一个用于SERDES的控制信号；每一个GCLK连接着两个BUFIO。BUFIO可以设定和输入时钟反向；
扩展频谱的时钟可以通过配置DCM_CLKGEN来产生；
DDR2,LVDS和ISERDES,OSERDES时钟部分的设计可以参考该文档；

发表于 2011-10-9 16:02

13 EDK例化MPMC的时候，如果选择多个端口XCL,PLB,SDMA等，如果需要将接口引入到处理器外部，选择VIEW/Restore defaults,然后再port界面下的port filter下的default勾选上。就可以看到所有的端口。

发表于 2011-10-10 10:36

楼主的设计心得还会继续吗？我要收集了哦！谢谢分享！

发表于 2011-10-10 10:37

我咋没找到3和11？

发表于 2011-10-10 10:52

强

发表于 2011-10-10 15:53

强

发表于 2011-10-10 22:25

确实没有。;P 14# mzhang198

发表于 2011-10-10 22:41

是的。有的我大概看了一下，说出来不是蛮妥当，就忽略了，呵呵

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