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请教在FPGA设计中为什么多采用D触发器的结构

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楼主
wykbest|  楼主 | 2011-10-14 11:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
D触发器, FPGA设计
如题，请问一下在FPGA设计中为什么多采用D触发器的结构

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沙发
atua| | 2011-10-14 11:49 | 只看该作者
看一下数据手册，看看底层架构，FPGA其实就是把时序逻辑用LUT+DFF实现了

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板凳
AutoESL| | 2011-10-14 12:31 | 只看该作者
lz的意思应该是为什么不采用其他类型的触发器呢?
非要用D

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地板
AutoESL| | 2011-10-14 12:33 | 只看该作者
数字电路课程里面应该有一章专门讲触发器,各种触发器的优缺点比较什么的
不过早忘了
隐约记得D有很多优点....

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5楼
wykbest|  楼主 | 2011-10-14 13:06 | 只看该作者
3# AutoESL
不是非要用D，是为什么大多用D，D在FPGA里面有什么优势？

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6楼
wykbest|  楼主 | 2011-10-14 13:07 | 只看该作者
4# AutoESL 我想知道的是这跟FPGA什么关系

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7楼
dan_xb| | 2011-10-14 13:53 | 只看该作者
D触发器其实就是把数据寄存一下，然后在下一个时钟周期里面继续处理
基本上所有现在的数字电路都是这个结构

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8楼
AutoESL| | 2011-10-14 13:55 | 只看该作者
D有很多优势的话,用D也就是顺理成章的事情了

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9楼
AutoESL| | 2011-10-14 13:58 | 只看该作者
我觉得还是要先理解一下各种触发器的特点才能进行比较吧,然后再根据FPGA的特点,才知道为什么D更适合用于FPGA里面

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10楼
atua| | 2011-10-14 14:25 | 只看该作者
在时序电路、ASIC设计、PLD设计里，DFF都是默认的同步时序触发原件，只有在异步系统才会考虑其他的实现形式，FPGA开发默认同步触发，所以就采用DFF，应该就是这样吧。

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11楼
sibaidong| | 2011-10-14 15:11 | 只看该作者
楼上正解，D触发器是时序逻辑的基本电路单元，其它时序触发器都可看成它的衍品。

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12楼
wykbest|  楼主 | 2011-10-14 15:29 | 只看该作者
11# sibaidong 我总结了一下上面的回复，我觉得应该是FPGA的底层是用DFF实现的，DFF是FPGA的基本单位。在设计中使用DFF可以直接调用ＦＰＧＡ的基本模块，这样效率较高。不知道对不对

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13楼
930290725| | 2011-10-14 16:40 | 只看该作者
v f

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14楼
chencheng| | 2011-10-14 16:58 | 只看该作者
时序逻辑单元中，D触发器是逻辑功能最简单的触发器。

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15楼
AutoESL| | 2011-10-15 11:17 | 只看该作者
Simple is beautiful!

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16楼
balabalaa| | 2011-10-15 16:04 | 只看该作者
哦。这样啊 7# dan_xb

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17楼
zhang_2000| | 2011-10-15 20:24 | 只看该作者
其他触发器  都可以用DFF 来构成，
那么只有 LUT + DFF

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18楼
shang651| | 2011-10-15 20:35 | 只看该作者
其他触发器  都可以用DFF 来构成，
那么只有 LUT + DFF
zhang_2000 发表于 2011-10-15 20:24

嗯，这个应该是对的

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19楼
AutoESL| | 2011-10-15 21:13 | 只看该作者
高人

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20楼
dddddcccccyyyyy| | 2013-2-22 15:19 | 只看该作者

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