请教在FPGA设计中为什么多采用D触发器的结构

发表于 2011-10-14 11:08

如题，请问一下在FPGA设计中为什么多采用D触发器的结构

发表于 2011-10-14 11:49

看一下数据手册，看看底层架构，FPGA其实就是把时序逻辑用LUT+DFF实现了

发表于 2011-10-14 12:31

lz的意思应该是为什么不采用其他类型的触发器呢?
非要用D

发表于 2011-10-14 12:33

数字电路课程里面应该有一章专门讲触发器,各种触发器的优缺点比较什么的
不过早忘了
隐约记得D有很多优点....

发表于 2011-10-14 13:06

3# AutoESL
不是非要用D，是为什么大多用D，D在FPGA里面有什么优势？

发表于 2011-10-14 13:07

4# AutoESL 我想知道的是这跟FPGA什么关系

发表于 2011-10-14 13:53

D触发器其实就是把数据寄存一下，然后在下一个时钟周期里面继续处理
基本上所有现在的数字电路都是这个结构

发表于 2011-10-14 13:55

D有很多优势的话,用D也就是顺理成章的事情了

发表于 2011-10-14 13:58

我觉得还是要先理解一下各种触发器的特点才能进行比较吧,然后再根据FPGA的特点,才知道为什么D更适合用于FPGA里面

发表于 2011-10-14 14:25

在时序电路、ASIC设计、PLD设计里，DFF都是默认的同步时序触发原件，只有在异步系统才会考虑其他的实现形式，FPGA开发默认同步触发，所以就采用DFF，应该就是这样吧。

发表于 2011-10-14 15:11

楼上正解，D触发器是时序逻辑的基本电路单元，其它时序触发器都可看成它的衍品。

发表于 2011-10-14 15:29

11# sibaidong 我总结了一下上面的回复，我觉得应该是FPGA的底层是用DFF实现的，DFF是FPGA的基本单位。在设计中使用DFF可以直接调用ＦＰＧＡ的基本模块，这样效率较高。不知道对不对

发表于 2011-10-14 16:40

v f

发表于 2011-10-14 16:58

时序逻辑单元中，D触发器是逻辑功能最简单的触发器。

发表于 2011-10-15 11:17

Simple is beautiful!

发表于 2011-10-15 16:04

哦。这样啊 7# dan_xb

发表于 2011-10-15 20:24

其他触发器都可以用DFF 来构成，
那么只有 LUT + DFF

发表于 2011-10-15 20:35

其他触发器都可以用DFF 来构成，
那么只有 LUT + DFF
zhang_2000 发表于 2011-10-15 20:24

嗯，这个应该是对的

发表于 2011-10-15 21:13

高人

发表于 2013-2-22 15:19