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求助，敏感列表问题。

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楼主
星星之火红|  楼主 | 2011-10-16 12:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo
本帖最后由 GoldSunMonkey 于 2011-10-16 20:16 编辑

使用Verilog,但是经常敏感列表使用错误，请求帮助。
给俺讲讲具体细节。

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沙发
GoldSunMonkey| | 2011-10-16 12:22 | 只看该作者
Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，
不然，综合时不能正确地映射到所用的门。
在always语句中，如果敏感表不含时钟，最好将所有的被读取的信号都放在敏感表中。

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板凳
星星之火红|  楼主 | 2011-10-16 12:23 | 只看该作者
明白了，谢谢大圣

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地板
GoldSunMonkey| | 2011-10-16 12:49 | 只看该作者
不客气

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5楼
AutoESL| | 2011-10-16 13:16 | 只看该作者
时序逻辑只含时钟，异步复位的话还有复位信号

组合逻辑的always过程中所有需要读的信号都要添加到敏感列表里面

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6楼
GoldSunMonkey| | 2011-10-16 13:38 | 只看该作者
时序逻辑只含时钟，异步复位的话还有复位信号

组合逻辑的always过程中所有需要读的信号都要添加到敏感列表里面
AutoESL 发表于 2011-10-16 13:16

和我回答的一样

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7楼
星星之火红|  楼主 | 2011-10-16 15:37 | 只看该作者
时序逻辑只含时钟，异步复位的话还有复位信号

组合逻辑的always过程中所有需要读的信号都要添加到敏感列表里面
AutoESL 发表于 2011-10-16 13:16

不好意思，没看到你在后面回复了。
下次多给你5分，谢谢回复啊

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8楼
shang651| | 2011-10-16 15:43 | 只看该作者
嘿嘿，这个也可以欠啊？

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9楼
AutoESL| | 2011-10-16 18:51 | 只看该作者
:L没事啊，只要多买Xilinx的FPGA就行了:lol

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10楼
GoldSunMonkey| | 2011-10-16 18:52 | 只看该作者
:L没事啊，只要多买Xilinx的FPGA就行了:lol
AutoESL 发表于 2011-10-16 18:51

哈哈，分数给我了

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11楼
GoldSunMonkey| | 2011-10-16 18:52 | 只看该作者
;P

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12楼
hjjnet| | 2011-10-16 22:46 | 只看该作者
来晚了啊

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13楼
GoldSunMonkey| | 2011-10-16 22:47 | 只看该作者
:(

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14楼
dan_xb| | 2011-10-17 15:21 | 只看该作者
要是组合逻辑的话，你可以直接写：

always @(*)
begin
   ..........
end

这样就不用管敏感性列表了，综合工具自己去想去。

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参与人数 1威望 +2 收起 理由
GoldSunMonkey + 2 不错
15楼
davines| | 2011-10-18 17:17 | 只看该作者
缺银子啊。:L 9# AutoESL

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16楼
jakfens| | 2011-10-18 17:19 | 只看该作者
。。。。。。。。。。。。。

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17楼
GoldSunMonkey| | 2011-10-18 17:57 | 只看该作者
怎么了？

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