发新帖我要提问
返回列表
打印

序列检测器设计疑问

[复制链接]
1581|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
magic_yuan|  楼主 | 2011-10-18 09:45 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
序列检测器, verilog, 寄存器, verilo, 状态机
各位大侠
   在学习verilog 序列检测器时，使用状态机进行转换，然后得出正确的输出。
   以前学过C。因此我就想，为什么不定义若干寄存器，然后以移位寄存器的形式进行输入，然后比较输出呢？
    此问题很疑惑，verilog学习的时间有限，理解不够，请高手解答。
    十分感谢！

使用特权

评论回复 赏

相关下载

相关帖子
沙发
magic_yuan|  楼主 | 2011-10-20 14:35 | 只看该作者
21 IC模拟论坛很火爆，数字如此冷清。。。。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

magic_yuan

359

主题

2770

帖子

7

粉丝