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verilog 中系统任务的应用

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magic_yuan|  楼主 | 2011-10-18 20:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 编译, TEST, TE, ST
各位大侠，
  在学习verilog中对系统任务函数应用出现一些问题，求教热心人士。
    我写了一个序列检测器的testbench（测试代码），即夏宇闻《Verilog数字系统设计教程》第15章第一个例子。参照上面的例子写了几行代码，却编译错误，见如下
  'timescale 10ns/1ns
'define pt 20
module testbench;
/-----------
endmodule
  一编译，第一行便出现错误
求教原因。查了基本教材都没有找到错误所在。十分感谢！

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沙发
请叫我英雄| | 2011-10-19 19:58 | 只看该作者
调试和查错的系统任务貌似只能用于仿真  不能进行编译和综合

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magic_yuan|  楼主 | 2011-10-19 22:34 | 只看该作者
多谢楼上。
弄清楚了。要用modelsim，可惜我没这软件。

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