发新帖我要提问
返回列表
打印
[CPLD]

VHDL 总线问题

[复制链接]
844|5
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
weicheichei|  楼主 | 2019-4-29 09:10 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
总线, VHDL, ISM, ce, rc
我用VHDL写了一个器件，有２４根总线输dirdata: OUT std_logic_vector(23 downto 0);
然后将输出口的其中两根线连接到原理图中其他器件上面如果
然后就会报错
Error: Node "dirdata0" is missing source
Error: Node "dirdata1" is missing source
这个是什么问题，请指教

使用特权

评论回复 赏

相关下载

相关帖子
来自 2楼
jjl3| | 2019-4-29 09:32 | 只看该作者
断开连线，只用标号就可以了

使用特权

评论回复 赏
板凳
weicheichei|  楼主 | 2019-4-29 09:56 | 只看该作者
jjl3 发表于 2019-4-29 09:32
断开连线，只用标号就可以了

  嗯，我试试，谢谢啦

使用特权

评论回复 赏
地板
zhangmangui| | 2019-4-29 22:05 | 只看该作者
总线这么抽出两个线不知道行不行     

使用特权

评论回复 赏
5楼
爱上0在路上| | 2019-4-30 13:29 | 只看该作者
应该是你写的那个器件里面，dirdata没有对应的输入信号吧

使用特权

评论回复 赏
6楼
weicheichei|  楼主 | 2019-4-30 16:21 | 只看该作者
jjl3 发表于 2019-4-29 09:32
断开连线，只用标号就可以了

可以了，谢谢

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

weicheichei

2

主题

50

帖子

1

粉丝