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VHDL 总线问题

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楼主
weicheichei|  楼主 | 2019-4-29 09:10 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
总线, VHDL, ISM, ce, rc
我用VHDL写了一个器件，有２４根总线输dirdata: OUT std_logic_vector(23 downto 0);
然后将输出口的其中两根线连接到原理图中其他器件上面如果
然后就会报错
Error: Node "dirdata0" is missing source
Error: Node "dirdata1" is missing source
这个是什么问题，请指教

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来自 2楼
jjl3| | 2019-4-29 09:32 | 只看该作者
断开连线，只用标号就可以了

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板凳
weicheichei|  楼主 | 2019-4-29 09:56 | 只看该作者
jjl3 发表于 2019-4-29 09:32
断开连线，只用标号就可以了

  嗯，我试试，谢谢啦

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地板
zhangmangui| | 2019-4-29 22:05 | 只看该作者
总线这么抽出两个线不知道行不行     

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5楼
爱上0在路上| | 2019-4-30 13:29 | 只看该作者
应该是你写的那个器件里面，dirdata没有对应的输入信号吧

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6楼
weicheichei|  楼主 | 2019-4-30 16:21 | 只看该作者
jjl3 发表于 2019-4-29 09:32
断开连线，只用标号就可以了

可以了，谢谢

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