请教modelsim和时序约束的两个小问题。

只看该作者 · 2011-10-23 10:31

时序约束为时序分析提供了条件，那么添加时序约束会对电路本身的时序产生影响吗？为什么我在加上时序约束条件之后电路出现的现象不一样。
还有modelsim是否也是对时序进行仿真，那么和用内部逻辑分析signaltapII做时序仿真有什么区别呢？现在公司做的板子都是直接用signaltapII来观察，我想知道什么情况下才要用modelsim，它和signaltap在仿真上有什么区别呢。

只看该作者 · 2011-10-23 11:47

时序约束让软件按照约束条件进行综合，映射，布线，当然对电路的时序产生影响。就是按照约束的要求来做。
signaltag的结果是芯片内部的真实信号，需要在加载的位流文件中体现要测试的网络。MODELSIM是利用模型参数来仿真。

只看该作者 · 2011-10-23 22:02

2# zl8197
我对时序约束的理解是时序约束仅仅只是设置了一个条件，然后综合该怎么综合还是怎么综合，只不过有些满足约束条件，有些没有满足约束条件，然后以报告的形式体现出来。即使不加约束，满足的还是满足，不满足的还是不满足。我这样理解错了吗？
如果设计正确，signaltap和modelsim仿真出来的结果应该是一样的吗？