请教modelsim和时序约束的两个小问题。

发表于 2011-10-23 10:31

时序约束为时序分析提供了条件，那么添加时序约束会对电路本身的时序产生影响吗？为什么我在加上时序约束条件之后电路出现的现象不一样。
还有modelsim是否也是对时序进行仿真，那么和用内部逻辑分析signaltapII做时序仿真有什么区别呢？现在公司做的板子都是直接用signaltapII来观察，我想知道什么情况下才要用modelsim，它和signaltap在仿真上有什么区别呢。

发表于 2011-10-23 11:47

时序约束让软件按照约束条件进行综合，映射，布线，当然对电路的时序产生影响。就是按照约束的要求来做。
signaltag的结果是芯片内部的真实信号，需要在加载的位流文件中体现要测试的网络。MODELSIM是利用模型参数来仿真。

发表于 2011-10-23 22:02

2# zl8197
我对时序约束的理解是时序约束仅仅只是设置了一个条件，然后综合该怎么综合还是怎么综合，只不过有些满足约束条件，有些没有满足约束条件，然后以报告的形式体现出来。即使不加约束，满足的还是满足，不满足的还是不满足。我这样理解错了吗？
如果设计正确，signaltap和modelsim仿真出来的结果应该是一样的吗？

发表于 2011-10-23 23:17

你的理解何止错了简直就是错了
你设置那个条件是为了什么？
不就是为了让综合布线后满足你的条件要求吗？
即使设计正确，逻辑分析仪和modelsim仿真的结果也不一定一样

发表于 2011-10-25 13:49

4# lwq030736
逻辑分析仪和modelsim分析结果不一样的原因在哪里呢？

发表于 2011-10-25 17:40

第一个是输入信号可能跟你在仿真时提供的理想信号并不一样
第二如果你modelsim进行的仅仅是功能仿真的话，那么是没有延时信息的，这个跟实际情况肯定是不一样的

请教modelsim和时序约束的两个小问题。

相关帖子

浏览过的版块

技术新星奖章

偶尔光临

技术奇才奖章

湍急之河流

精华达人奖章

缘定三生