高低电平0.7VDD、0.3VDD来由

发表于 2011-10-24 11:39

多处见到器件0.7VDD认为是高电平，0.3VDD是低电平。为什么是0.7和0.3倍，由什么决定的。
假如我的器件工作电压VDD，总线（比如I2C）电压Vbus和VDD不同，那么是0.7VDD还是0.7Vbus呢？

发表于 2011-10-24 11:50

re LZ：

这只是个一般的“说法”，具体得以器件或协议为准。

上下留点余地（如这里的百分之三十）是为了腾出噪声容限，即输出高低电平与之的过门限压差。

发表于 2011-10-24 11:53

HWM老师正解~~~

一般上端留30%，下端留20%余量，也有留更多的，如中颖51上端仅留20%余量，以提高抗干扰性~~~

发表于 2011-10-24 15:40

估计和什么-3dB有关，刚好0.707倍

发表于 2011-10-24 23:54

据说是CMOS工艺造成的，TTL的电平门限是基本固定的。

发表于 2011-10-26 09:18

第二个问题呢，总线上拉电阻的令端电压Vbus与芯片供电电压不一样，那么0.7应该和哪个相乘？
0.7VDD 还是 0.7Vbus

发表于 2011-10-26 09:49

CMOS原本是定在1/3VDD以下是低电平，2/3VDD以上是高电平，中间是不确定电平

1/3=0。333333...=》0。3
2/3=0。666666...=》0。7

如果接在I2C总线的上拉电阻，肯定是接在+5V的Vbus

因为0。7*3。3V的电压，对5V的器件就低于0。7Vbus，就属于不确定电平

反过来说，0。7*5V=3。5V 对3。3V器件来说，就远大于0。7*3。3V，而且可以接I2C的3。3V器件的I2C管脚、都可以5V容忍，是高电平

发表于 2011-10-26 19:58

明白楼上意思，我想知道的是 0.7或0.3是乘VDD还是乘Vbus

发表于 2011-10-27 20:21

如果是I2C的管脚，不用烦恼这个问题，因为都是开漏输出，5V上拉，不论3V或5V的器件I2C输入都能接受5V上拉的高电平

如果是非I2C的管脚，0。3或0。7是看看那一个器件当输入，就乘以那个器件的VDD

发表于 2011-10-28 08:40

麻省理工大学公开课电子与电路第4课还是第3课讲过网易上有视频

高低电平0.7VDD、0.3VDD来由

相关帖子

浏览过的版块

社区建设奖章

欢快之小溪

伴坛终老

技术奇才奖章

荣誉元老奖章

坚毅之洋流

十世金身

技术领袖奖章

核心会员奖章

七世轮回

技术高手奖章

常驻人口

湍急之河流

缘定三生