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高低电平0.7VDD、0.3VDD来由

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楼主
蜗牛狂奔|  楼主 | 2011-10-24 11:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
电平, 器件, 电压, I2c, 总线
多处见到器件0.7VDD认为是高电平，0.3VDD是低电平。为什么是0.7和0.3倍，由什么决定的。
假如我的器件工作电压VDD，总线（比如I2C）电压Vbus和VDD不同，那么是0.7VDD还是0.7Vbus呢？

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沙发
HWM| | 2011-10-24 11:50 | 只看该作者
re LZ：

这只是个一般的“说法”，具体得以器件或协议为准。

上下留点余地（如这里的百分之三十）是为了腾出噪声容限，即输出高低电平与之的过门限压差。

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板凳
Cortex-M0| | 2011-10-24 11:53 | 只看该作者
HWM老师正解~~~

一般上端留30%，下端留20%余量，也有留更多的，如中颖51上端仅留20%余量，以提高抗干扰性~~~

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地板
mugenwon| | 2011-10-24 15:40 | 只看该作者
估计和什么-3dB有关，刚好0.707倍

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5楼
ahgao| | 2011-10-24 23:54 | 只看该作者
据说是CMOS工艺造成的，TTL的电平门限是基本固定的。

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6楼
蜗牛狂奔|  楼主 | 2011-10-26 09:18 | 只看该作者
第二个问题呢， 总线上拉电阻的令端电压Vbus与芯片供电电压不一样，那么0.7应该和哪个相乘？
0.7VDD  还是  0.7Vbus

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7楼
mcu818| | 2011-10-26 09:49 | 只看该作者
CMOS原本是定在1/3VDD以下是低电平，2/3VDD以上是高电平，中间是不确定电平

1/3=0。333333...=》0。3
2/3=0。666666...=》0。7

如果接在I2C总线的上拉电阻，肯定是接在+5V的Vbus

因为0。7*3。3V的电压，对5V的器件就低于0。7Vbus，就属于不确定电平

反过来说，0。7*5V=3。5V 对3。3V器件来说，就远大于0。7*3。3V，而且可以接I2C的3。3V器件的I2C管脚、都可以5V容忍，是高电平

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8楼
蜗牛狂奔|  楼主 | 2011-10-26 19:58 | 只看该作者
明白楼上意思，我想知道的是 0.7或0.3是 乘VDD还是乘Vbus

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9楼
mcu818| | 2011-10-27 20:21 | 只看该作者
如果是I2C的管脚，不用烦恼这个问题，因为都是开漏输出，5V上拉，不论3V或5V的器件I2C输入都能接受5V上拉的高电平

如果是非I2C的管脚，0。3或0。7是看看那一个器件当输入，就乘以那个器件的VDD

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10楼
rclong| | 2011-10-28 08:40 | 只看该作者
麻省理工大学公开课电子与电路 第4课还是第3课讲过 网易上有视频

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蜗牛狂奔
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