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求教1M-50M时钟产生方法

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楼主
shen8103|  楼主 | 2009-1-16 17:21 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, CPLD, PLD, 低电压, 电压
需要一个1M-50M的3.3V时钟给CPLD做clk，不知道用什么方法产生好。
比如是否有什么芯片？我查了AD和MAX的网页，看怎么都是上G的。。。
另外我也查了744060好像在低电压下又达不到这个速度。。。
还望大虾指教，谢谢！

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沙发
chunyang| | 2009-1-16 17:57 | 只看该作者

既然用的是CPLD，可以利用其资源搭PLL

外部用固定频率的时钟就可以了。

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板凳
xfz| | 2009-1-16 18:57 | 只看该作者

ADF4360-9

内置除法器器，这个范围没有问题

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地板
shen8103|  楼主 | 2009-1-16 19:09 | 只看该作者

to chunyang

那不是还是需要外部时钟么。。。。想省点资源给正事。。。

另外我想问一下，我想做cpld对sram控制，但是从来没有接触过，不知道有没有什么参考书或者例子啥的资料可以参考推荐的

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5楼
shen8103|  楼主 | 2009-1-16 19:19 | 只看该作者

to xfz

ADF4360好像没有-9这个芯片吧。。。？？

而且我查了一下用途也是上G的频率呀

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6楼
chunyang| | 2009-1-16 19:44 | 只看该作者

外部一个简单的时钟和可变频率的时钟可是有本质不同的

一个有源晶振就够了，其它的CPLD自己可搞定，否则就得用外置PLL合成器，有数字波形发生器IC，价格可不便宜。

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7楼
dragon_hn| | 2009-1-16 19:49 | 只看该作者

chunyang说的FPGA吧?

CPLD没见过含PLL的,FPGA见过.

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8楼
shen8103|  楼主 | 2009-1-16 19:52 | 只看该作者

to chunyang

用一个有源晶振可以么？我用的是MAX3000系列的，ms没有办法弄啊

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9楼
shen8103|  楼主 | 2009-1-16 19:59 | 只看该作者

呃。。。问一下

单单用有源晶振输入CPLD非门整形不行么？如果不行的话为啥不行呢？

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10楼
xiaotiger| | 2009-1-16 20:04 | 只看该作者

用个有源晶振就可以了

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11楼
shen8103|  楼主 | 2009-1-16 20:08 | 只看该作者

to xiaotiger

用有源晶振的话还需要在内部用非门整形么？

不好意思，从来没有弄过，可能问题比较低级一点。。。

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12楼
chunyang| | 2009-1-17 11:24 | 只看该作者

最好整形一下

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13楼
xiaotiger| | 2009-1-17 11:35 | 只看该作者

我觉得不需再用非门整形

串个22欧电阻，PCB上时钟信号长度尽可能短，电阻位置放CPLD时钟输入口

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14楼
chunyang| | 2009-1-17 12:07 | 只看该作者

理论上无需再整形

但如果晶振距离较远，或者器件内有富余的门，整形一下没什么坏处。

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15楼
xfz| | 2009-1-17 15:01 | 只看该作者

用FPGA/CPLD做高速时钟

都是扯淡的做法，另外加非门整形只会增加时钟的抖动。

4360-9虽然内部VCO频率比较高，但带有分频器，附加抖动及小。

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16楼
chunyang| | 2009-1-17 20:23 | 只看该作者

1－50M还算高吗？

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17楼
李冬发| | 2009-1-17 22:49 | 只看该作者

sram还要怎么控制啊，直接存取就是了！sram是最简单的了。

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18楼
mxh0506| | 2009-1-17 22:56 | 只看该作者

SRAM只要按照总线时序操作就行了，没什么可控制的

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19楼
zhangsifu| | 2009-1-17 23:22 | 只看该作者

钟振，简单好用。

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20楼
bg6nw| | 2009-1-18 20:33 | 只看该作者

1M-50M的PLL不太好找，LZ也没说出步进等要求

我看用上一片DDS芯片很合适，就是价钱有点高

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