求教1M-50M时钟产生方法

发表于 2009-1-16 17:21

需要一个1M-50M的3.3V时钟给CPLD做clk，不知道用什么方法产生好。 比如是否有什么芯片？我查了AD和MAX的网页，看怎么都是上G的。。。 另外我也查了744060好像在低电压下又达不到这个速度。。。 还望大虾指教，谢谢！

发表于 2009-1-16 17:57

外部用固定频率的时钟就可以了。

发表于 2009-1-16 18:57

内置除法器器，这个范围没有问题

发表于 2009-1-16 19:09

那不是还是需要外部时钟么。。。。想省点资源给正事。。。 另外我想问一下，我想做cpld对sram控制，但是从来没有接触过，不知道有没有什么参考书或者例子啥的资料可以参考推荐的

发表于 2009-1-16 19:19

ADF4360好像没有-9这个芯片吧。。。？？ 而且我查了一下用途也是上G的频率呀

发表于 2009-1-16 19:44

一个有源晶振就够了，其它的CPLD自己可搞定，否则就得用外置PLL合成器，有数字波形发生器IC，价格可不便宜。

发表于 2009-1-16 19:49

CPLD没见过含PLL的,FPGA见过.

发表于 2009-1-16 19:52

用一个有源晶振可以么？我用的是MAX3000系列的，ms没有办法弄啊

发表于 2009-1-16 19:59

单单用有源晶振输入CPLD非门整形不行么？如果不行的话为啥不行呢？

发表于 2009-1-16 20:04

发表于 2009-1-16 20:08

用有源晶振的话还需要在内部用非门整形么？ 不好意思，从来没有弄过，可能问题比较低级一点。。。

发表于 2009-1-17 11:24

发表于 2009-1-17 11:35

串个22欧电阻，PCB上时钟信号长度尽可能短，电阻位置放CPLD时钟输入口

发表于 2009-1-17 12:07

但如果晶振距离较远，或者器件内有富余的门，整形一下没什么坏处。

发表于 2009-1-17 15:01

都是扯淡的做法，另外加非门整形只会增加时钟的抖动。 4360-9虽然内部VCO频率比较高，但带有分频器，附加抖动及小。

发表于 2009-1-17 20:23

发表于 2009-1-17 22:49

发表于 2009-1-17 22:56

发表于 2009-1-17 23:22

发表于 2009-1-18 20:33

我看用上一片DDS芯片很合适，就是价钱有点高

求教1M-50M时钟产生方法

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既然用的是CPLD，可以利用其资源搭PLL

ADF4360-9

to chunyang

to xfz

外部一个简单的时钟和可变频率的时钟可是有本质不同的

chunyang说的FPGA吧?

to chunyang

呃。。。问一下

用个有源晶振就可以了

to xiaotiger

最好整形一下

我觉得不需再用非门整形

理论上无需再整形

用FPGA/CPLD做高速时钟

1－50M还算高吗？

sram还要怎么控制啊，直接存取就是了！sram是最简单的了。

SRAM只要按照总线时序操作就行了，没什么可控制的

钟振，简单好用。

1M-50M的PLL不太好找，LZ也没说出步进等要求

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