FPGA使用100M时钟驱动IO口

只看该作者 · 2019-5-6 10:17

这是100M时钟驱动IO口，IO口的输出。
可以看到a点是0V，b点是1.78V。
所以当频率变高之后，电平不是从0开始上升的是吗，而是有一个直流偏置，这样可以减少上升下降时间？

2万 · 2019-5-6 22:31

时钟都是有电平标准的比如LVCMOS LVDS LVPECL等
有些接口要求AC耦合有些要求DC耦合
DC耦合肯定是有直流分量的

只看该作者 · 2019-5-7 14:29

zhangmangui 发表于 2019-5-6 22:31
时钟都是有电平标准的比如LVCMOS LVDS LVPECL等
有些接口要求AC耦合有些要求DC耦合
DC耦合肯 ...

昨天测出来了，是因为仪器的问题，当时用的示波器的线和仪器不是配套的，所以才出现这样的波形，被迷惑了好久。正常的波形还是没有直流分量从0V开始上升的

2万 · 2019-5-7 23:04

ahhhhh 发表于 2019-5-7 14:29
昨天测出来了，是因为仪器的问题，当时用的示波器的线和仪器不是配套的，所以才出现这样的波形，被迷惑了 ...

不至于吧你肯定想错了
示波器可以设置AC或DC测量模式与线关系不大

只看该作者 · 2019-5-8 18:05

楼主复测也是象上面的波形形状吗？变形太厉害了，是测量还是线路有问题？

只看该作者 · 2019-5-13 16:09

shouqiang_zhang 发表于 2019-5-8 18:05
楼主复测也是象上面的波形形状吗？变形太厉害了，是测量还是线路有问题？ ...

我觉得是因为用的线是其它示波器的线

2万 · 2019-5-13 22:52

好吧没遇到过示波器因为探头不兼容 AC/DC耦合测试不正常的
一般都是阻抗不匹配测不到最优的结果

只看该作者 · 2019-5-14 14:44

zhangmangui 发表于 2019-5-13 22:52
好吧没遇到过示波器因为探头不兼容 AC/DC耦合测试不正常的
一般都是阻抗不匹配测不到最优的结果 ...

之前也没考虑过是线的问题，但是电路没动，示波器设置也没变。换了线就好了