VHDL 两个时钟问题

只看该作者 · 2019-5-6 10:26

本帖最后由 weicheichei 于 2019-5-6 10:36 编辑

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VHDL程序中有两个时钟，本意是在clksource上升沿 RC输出一个低电平，在两个sclkin时钟后输出为高电平，就是RC的低电平为两个时钟，仿真出来的结果是从clksource上升沿就开始为低电平，这是对的，但是这个低电平会持续到clksource上升沿后的两个时钟。不知道什么原因，希望多指教。