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请教一下用脉冲前后沿都触发的可综合的Verilog怎么编写

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楼主
bucker|  楼主 | 2011-10-30 19:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 编写, 脉冲, 触发, 时钟
一个模块需要一个脉冲前后沿各触发一次，用Verilog编写，但必须能通得过综合，如果用高速时钟辅助是好处理的，但芯片不用其他时钟的情况下，请指点一下有没有好的方法。

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沙发
Wayner| | 2011-10-31 18:06 | 只看该作者
你用一个电路对正脉冲触发，再将脉冲反向后触发

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板凳
bucker|  楼主 | 2011-11-1 17:29 | 只看该作者
这个方法应该行，希望有更优化的方法。

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地板
ar_dong| | 2011-11-20 18:26 | 只看该作者
你说ddr么，那个要有这个模块吧

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5楼
qzhzh607| | 2011-11-20 20:07 | 只看该作者
用时钟采样该脉冲的前后沿，作为使能信号即可

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6楼
bucker|  楼主 | 2011-11-20 22:08 | 只看该作者
感觉还是没找到好的办法。

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7楼
lwq030736| | 2011-11-21 21:18 | 只看该作者
把时钟反相一下，然后分别接两个寄存器，数据分别接到两个寄存器的输入端。
接下来要怎么处理看你的需要了，可以在两个寄存器后面再加一级寄存器，用原来的时钟作为触发时钟，
这样一个上升沿就能得到两个数据，不知道你的目的是想干什么，不过你可以参考下这个思路

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8楼
DreamNk| | 2011-11-21 22:09 | 只看该作者
时钟反向，都用上升沿触发

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9楼
XLDZZ| | 2011-11-22 13:03 | 只看该作者
如果用反向的话 有可能会造成时延的
最简单的方式是直接用posedge和negedge就可以了

只是最好做成两个模块 这样速度会快一点

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