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Quartus 18.1 timing constraint,​set_multicycle_path使用問題

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weijujan|  楼主 | 2019-5-13 18:23 | 显示全部楼层 |阅读模式
在SDC裡面,set_multicycle_path 指令,我想要一次把整個元件的輸出,做multicycle_path要如何實現?

目前使用軟體版本: Quartus 18.1

現在遇到的問題

在做timing constraint的時候Report timing的時候會出現有path slack是負的
388955cd944eb906db.png

在DATA PATH 裡面,看到消耗時間做多的就是:DIV_RE_UMP_40_DIV_14_inst 這個IP(除法器)

在我的架構中這個除法器的OUTPUT只需要在32個clock前,將DATA在到達就好,所以我對這條PATH做了set_multicycle_path的約束,可是重新Report Timing的時候發現,還有很多的PATH都跟這個這個除法器有關。


我要如何去下指令,直接把這個除法器的OUTPUT約束的他DATA只要在32個clock前到達就好?


346815cd9451f70eb2.png

set_multicycle_path -from {counter_6bits:counter_6bits__ALD_DPI_counter__inst|lpm_counter:LPM_COUNTER_component|cntr_b3j:auto_generated|counter_reg_bit[5]} -to {DPI_clk_number[0]} -setup -end 20

6365cd945443d2eb.png


code:


        DIV_RE_UMP        DIV_RE_UMP_40_DIV_14_inst (
        .denom ( Rotary_Encoder_UMP_r ),
        .numer ( {4'b0, mult_result}),
        .quotient ( div_quotient ),//想將這個output做約束
        .remain (  )
        );





802885cd944bbe50c6.png

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