本帖最后由 Basic713 于 2019-5-31 18:14 编辑
D:\新建文件夹\【大二下】\数字系统设计实验\lab15_dds\QQ截图20190524113252.png
D:\新建文件夹\【大二下】\数字系统设计实验\lab15_dds\QQ截图20190524113322.png
如图,为什么我把phase_reg赋值给phase,但是1全都变成了x?
本人比较菜,希望得到大佬点拨
(我知道了,是因为主模块给phase赋了初值,就和这个模块冲突了……问题已解决)
(图中赋给phase_reg的值我已经改成22'd0了)
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phase_reg <= phase_reg+k这句在位数多的时候会出问题,综合后会出现xx, 可以加一个临时变量,先计算结果给临时变量,在单独开一个always,临时变量附给phase_reg