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写进FIFO的却是n+1个数据

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 楼主| ousj 发表于 2019-5-28 22:47 | 显示全部楼层 |阅读模式
FIFO, FPGA, PGA, pi, gp

68013a,gpif,fifo写，fifo用FPGA来实现，
问题：我每次写n个数据的时候，wr_FIFO的长度却是n+1个clk长度，结果写进FIFO的却是n+1个数据？
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supernan 发表于 2019-5-28 22:48 | 显示全部楼层
GPIF波形有问题？你写的是8位的还是16位的？
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houcs 发表于 2019-5-28 22:49 | 显示全部楼层
用的是AUTO OUT？
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yinxiangh 发表于 2019-5-28 22:50 | 显示全部楼层

1是波形
2是初始化
3是循环
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dingy 发表于 2019-5-28 22:51 | 显示全部楼层
对，比照一下CYPRESS的GPIF例子，用串口仿真一下。
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 楼主| ousj 发表于 2019-5-28 22:53 | 显示全部楼层

好的，我对比一下，谢谢大家
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zyf部长 发表于 2019-5-28 22:53 | 显示全部楼层
GPIF波形有问题？你写的是8位的还是16位的？
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morrisk 发表于 2019-5-28 22:54 | 显示全部楼层
用的是AUTO OUT？
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morrisk 发表于 2019-5-28 22:56 | 显示全部楼层

1是波形
2是初始化
3是循环
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xxmmi 发表于 2019-5-28 22:56 | 显示全部楼层

对，比照一下CYPRESS的GPIF例子，用串口仿真一下。
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 楼主| ousj 发表于 2019-5-28 22:58 | 显示全部楼层

好的，我对比一下，谢谢大家
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kkzz 发表于 2019-5-29 16:39 | 显示全部楼层
这个就是fifo的问题吧      
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hudi008 发表于 2019-5-29 16:39 | 显示全部楼层
可能你的计数有问题      
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lzmm 发表于 2019-5-29 16:40 | 显示全部楼层
把你的FPGA代码上传看看
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minzisc 发表于 2019-5-29 16:40 | 显示全部楼层
wr_FIFO的控制引脚呢   
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selongli 发表于 2019-5-29 16:40 | 显示全部楼层
代码的问题        
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fentianyou 发表于 2019-5-29 16:41 | 显示全部楼层
仿真测试看看是否有问题呢   
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xiaoyaodz 发表于 2019-5-29 16:41 | 显示全部楼层
必须使用FIFO写入吗？   
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xiaoyaodz 发表于 2019-5-29 16:41 | 显示全部楼层
可以使用SDRAM作为存储的        
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febgxu 发表于 2019-5-29 16:42 | 显示全部楼层
写n个数据，需要几个时钟周期？
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