我又来了，请大家帮忙看看，谁这么用过

只看该作者 · 2019-5-31 15:27

本帖最后由 tiantiantian123 于 2019-5-31 18:12 编辑

iic这样连接会怎么样，求**

只看该作者 · 2019-5-31 15:37

没这么用过，猜测会无法正常通信！

只看该作者 · 2019-5-31 15:54

加MOS做转换

只看该作者 · 2019-5-31 15:59

debug_shen 发表于 2019-5-31 15:54
加MOS做转换

不是需要电平转换，就是单纯问下这个电路怎么解释，而且两端都是3.3V5V兼容的，一个3.35V供电一个5V供电

只看该作者 · 2019-5-31 15:59

tiantiantian123 发表于 2019-5-31 15:59
不是需要电平转换，就是单纯问下这个电路怎么解释，而且两端都是3.3V5V兼容的，一个3.35V供电一个5V供电 ...

3.3V

只看该作者 · 2019-5-31 16:20

这当然是一种错误的用法，如果IIC双方一个5V，一个3.3V，则IIC上拉电阻直接连接3.3V就可以正常工作，这是3.3V单片机和5V IIC外设典型的做法，反之也然。
图中这是一种完全没有线路常识和电平匹配概念的乱来。

1万 · 2019-5-31 16:37

楼上正解

只看该作者 · 2019-5-31 16:59

tiantiantian123 发表于 2019-5-31 15:59
不是需要电平转换，就是单纯问下这个电路怎么解释，而且两端都是3.3V5V兼容的，一个3.35V供电一个5V供电 ...

不好解释，瞎搞的吧你从何处得来的?

只看该作者 · 2019-5-31 17:43

叶春勇发表于 2019-5-31 16:37
楼上正解

分析下啊

只看该作者 · 2019-5-31 17:55

tiantiantian123 发表于 2019-5-31 17:43
分析下啊

没什么好分析的，COMS输入电平阀值是1/2VCC，当一边5V 一边3.3V，上拉到3.3V，则线路完全自动安全工作，不超过任何官方推荐值。
同样道理，不能上拉到5V，这样会导致3.3V的芯片输入端过载，超过官方允许数值，已经通过内部寄生二极管对3.3V放电了，它只是寄生出来没法消除的，这个二极管是不能使用的，电流稍大甚至会引起恐怖的芯片闩锁效应直接废了芯片。

只看该作者 · 2019-5-31 18:02

tianxj01 发表于 2019-5-31 17:55
没什么好分析的，COMS输入电平阀值是1/2VCC，当一边5V 一边3.3V，上拉到3.3V，则线路完全自动安全工作， ...

3.3芯片兼容5V,不用考虑坏的问题，接是肯定不能这么接，应该都知道，为什么不能正常通讯，两端芯片都可以5V工作，只不过一个是3.3供电

只看该作者 · 2019-5-31 18:04

tiantiantian123 发表于 2019-5-31 18:02
3.3芯片兼容5V,不用考虑坏的问题，接是肯定不能这么接，应该都知道，为什么不能正常通讯，两端芯片都可以 ...

你也可以想象两端芯片都是5V供电

只看该作者 · 2019-5-31 18:07

tiantiantian123 发表于 2019-5-31 18:02
3.3芯片兼容5V,不用考虑坏的问题，接是肯定不能这么接，应该都知道，为什么不能正常通讯，两端芯片都可以 ...

超过官方标准数据，谁可以保证器件还能正常工作？已经和你说了，低压供电的那端，超过规范输入电源了，逻辑正常不正常，谁来保证？可以5V供电，和现在实际上3.3V供电那是2概念。
你上拉到4.几V还楞要掰扯出子丑寅卯，没时间奉陪了。

只看该作者 · 2019-5-31 18:13

tianxj01 发表于 2019-5-31 18:07
超过官方标准数据，谁可以保证器件还能正常工作？已经和你说了，低压供电的那端，超过规范输入电源了，逻 ...

怕你听不懂我又传一个图，够意思吧

1万 · 2019-5-31 19:53

IIC标准里面有个NMOS，看标准。

1万 · 2019-5-31 20:00

linqing171 发表于 2019-5-31 19:53
IIC标准里面有个NMOS，看标准。

I2C为OC输出，只有输出低和上拉高两种状态，没有输出高的状态。
假设默认在总线空闲状态：
状态1：两边都是上拉高，NMOS关闭，NMOS的寄生二极管也关闭（因为右边的VCC比左边的VCC低）。
状态2：在任意状态的基础上，两边都输出低，NMOS导通。
状态3：在空闲状态的基础上，左边输出低，右边上拉高，NMOS寄生的二极管导通，而后右边变低，而后NMOS导通。
状态4：在任意状态的基础上，右边输出低，左边上拉高，NMOS导通，而后左边拉低。

其它状态基础上，一边或者两边的输出变化，稳态都是对的。
节省1：如果3.3V的器件的耐压可以到5V而不闩锁，不会损坏，则上拉5V，节省了此器件。
节省2：如果5V器件的高电平判决门限在2.4V以下，直接上拉到3.3V就可以了。

1万 · 2019-5-31 20:16

看了一下主楼的第二个图，把上拉3.3V的那个电阻去了就可以了。
两个电阻分压，会导致高电压不足够高。不过应该是高于TTL的Vih了（因为没有具体的上拉电阻的阻值，无法计算分压值。一般书上5V的TTL上拉4.7k；而3.3V的CMOS由于漏电流小和扇出比大，上拉10k为多；但是开发板上习惯上一个板子上拉是相同的），使用上应该问题也不大。
如果速率非常快，上升沿没有上升到只有80%就开始发送下个bit的话，建议还是上拉到VCC=5V；

只看该作者 · 2019-6-1 08:17

如果scl或sda端处在输入时电压将达不到5V。因为5V要向3V输入电流，因此由此产生的压降会使scl或sda端的电压达不到5V。

我又来了，请大家帮忙看看，谁这么用过

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