我将板子优化后性能反而变差了（结帖了）

登录 · 发表于 2019-6-14 23:15

本帖最后由 qinlu123 于 2019-6-25 11:08 编辑

我有一个ADC采集的项目使用的是国产的CS1237原理图如下所示，工作模式为1倍增益1.28K的采样频率，软件上做了10个数的平滑滤波。第一版PCB做好后将CS1237的3脚和4脚短接测试（R12断开），效果挺理想的噪声在80个AD值以内。由于需要配合前置放大模块以及优化布局我又做了第二版PCB，在第二版中把REF_1.25V由第一版电阻分压+跟随的方案换成使用专用的基准电压芯片（REF3012）的方案，PCB焊好后测试方法和之前一样短接CS1237的PIN3和PIN4，但是噪声比原来高了3倍并且漂移了600多个AD值如下图所示。这到底是为什么。

旧版本的REF和ADC

新版本的REF和ADC

旧PCB顶层

旧PCB底层

新PCB顶层

新PCB底层

上位机记录到的数据

发表于 2019-6-15 07:39

REF3012的输入，改成REF_2.5V试试？

发表于 2019-6-15 09:16

xukun977 发表于 2019-6-15 07:39
REF3012的输入，改成REF_2.5V试试？

cs1237的3脚4脚我试过接1.25v、2.5v和gnd，现象各不相同但都达不到之前的水平。新板子cs1237的3脚4脚无论怎么接各有各的差

发表于 2019-6-15 09:43

楼主IN_B信号是-1.25到1.25吗？

@R2D2 · 发表于 2019-6-15 10:01

PCB画的太糟糕了。

@qinlu123 · 发表于 2019-6-15 10:18

如果说这样的改变，能造成你提问的后果，我说我会认为，你1.25的Vref，其阻抗特性还没你第一版的好，你信吗?原先2.5V产生的也是REF系列，用RS8551，其实是一个不错的选择，0.005μv /°C的温漂，比原基准25ppm/℃指标不差。
不过话说回来，信号到这个水平，走线什么的都足以引起致命影响，我倒是更愿意相信因为原理改变，走线不一样，导致了你这个比较大的差异，看你2片板子，AIN-脚走线有很大改变。作为一款微弱信号ADC，走线、参考GND接入点顺序什么的可能更致命。不但0飘增加了，看噪音都扩大了，走线不合理造成的影响的可能性更大。

发表于 2019-6-15 10:30

2个版本的PCB，GND相差好多

发表于 2019-6-15 10:34

短接的时候，把R12断开试试？
或者把新PCB也飞线为分压跟随的基准？

登录 · 发表于 2019-6-15 11:29

这个电路这样设计吧

发表于 2019-6-15 12:11

调蒙了吧，先做些实验，看看是基准改变导致的，还是走线改变导致的

发表于 2019-6-15 12:43

地线按区域分开，尽量不分割。用0402外围器件，信号流走线，电源线加粗，AD芯片尽量和运放一起，数字线可以加长。。

@R2D2 · 发表于 2019-6-15 14:12

如果你是把3,4脚短接，并且把R12断开情况下测试的；
1.如果上位机显示的值是正通道或负通道的值，那你相当于是测试1.25V参考电压的AD采样值，这个采样值是以2.5V参考电压得出来的，其噪声是1.25V相对于2.5v的扰动；按照你之前的方法1.25V是2.5V通过电阻分压得出来，其电压扰动是同相位的基本上很小；后来的方法1.25v是独立的参考电源出来的根原来的2.5v相对的差动就比较大；至于600多AD差值可能是电阻分压电阻的误差导致的，这个要看看你600多的AD值换算成电压是多少V，如果在mV级别在各元件参数的精度允许的范围内那这种情况就是正常的
2.如果上位机显示的值是正通道和负通道的差值，那这个AD内部的噪声就太大了
以上只是猜测，还要做实验验证一下，不过我感觉跟板子布线关系不大

发表于 2019-6-15 19:03

关于EC12电容:for the REF3012 use a low-ESR capacitance of 10 μF or less. Figure 29 shows the typical connections required for operation of the REF30xx. A supply bypass capacitor of 0.47 μF is always recommended.

登录 · 发表于 2019-6-15 21:14

tianxj01 发表于 2019-6-15 10:18
如果说这样的改变，能造成你提问的后果，我说我会认为，你1.25的Vref，其阻抗特性还没你第一版的好，你信吗 ...

是这么个意思吗？ADC芯片和REF芯片在一点接地后通过过孔和地平面相连接。

发表于 2019-6-15 22:03

这个电路主要问题有四个：
1，也是最主要的问题，第二版使用了两个电压基准源。就电压基准源来说不是噪声低，而是相对电压噪声低。使用了两个电压基准源时，就等于在 ADC 的 IN- 与 REF 之间引入了两个基准源差分噪声，所以第二版噪声更大了。
2.  CS1237 是差分输入接口，本意是为了消除共模噪声，而 IN- 接在 REF1.25 电压上，破坏了差分结构，会引入共模噪声。
3.  电路存在电容滥用的问题。影响系统的动态调整能力。
4.  电路板元件布局不合理，但不是主要问题。元件应就近布局。
CS1237 我用过，原始数据噪声可以低于 32 个字。配合数字滤波器的话可以降到十几个字以下。
希望对你有所帮助。

发表于 2019-6-15 22:31

anjf163 发表于 2019-6-15 22:03
这个电路主要问题有四个：
1，也是最主要的问题，第二版使用了两个电压基准源。就电压基准源来说不是噪声低 ...

多谢！关于第4条元件就近布局应该怎么就近。32个字是32个AD值吗

登录 · 发表于 2019-6-15 22:52

anjf163 发表于 2019-6-15 22:03
这个电路主要问题有四个：
1，也是最主要的问题，第二版使用了两个电压基准源。就电压基准源来说不是噪声低 ...

关于第2条我改成这样是不是好一些。

登录 · 发表于 2019-6-16 00:11

tianxj01 发表于 2019-6-15 10:18
如果说这样的改变，能造成你提问的后果，我说我会认为，你1.25的Vref，其阻抗特性还没你第一版的好，你信吗 ...

如果我改成4层板有一个完整的地平面还需不需要ADC芯片和REF芯片单点接地，顺便看看我新改的走线有没有问题。

发表于 2019-6-16 09:32

qinlu123 发表于 2019-6-15 21:14
是这么个意思吗？ADC芯片和REF芯片在一点接地后通过过孔和地平面相连接。
...

差不多是这个意思，但是这种相对关系比较紧密的芯片，距离应该尽量短，你这个位置都拉的太开了。
关于信号调理部分，其实这芯片必须有差分输入，而你的源是单端输入，这才有你采用1.25Vref当作AIN-的做法对吧?这样做，在你输入信号调理部分本身就是方法不妥，最典型的做法是用一个和基准同源的Vref2.5V，产生一个1/2 Vref的1.25基准，通过该基准产生2路180°相位差的差分信号送AIN- 和AIN+，或者一个直接是产生的1.25基准，另一路则是由该基准产生的调理信号则更能保持信号的纯净。因此，你第一次线路其实还稍微好点。
建议重新设计输入调理部分，原则就是AIN- AIN+ 的直流偏移信号必须同源。而且最好和VREF同源。

发表于 2019-6-16 10:15

看来，2个基准的噪声反而大，噪声独立的，无法抵消。
分压的参考源，噪声可以抵消掉一些。

[电路/定理] 我将板子优化后性能反而变差了（结帖了）

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