FPGA默认的时钟周期多少啊

发表于 2011-11-6 15:03

always @ (posedge clk or negedge rst_n) if(!rst_n) cnt <= 25'd0; else cnt <= cnt+1'b1; //循环计数

利用上面的时钟clk上升沿，到规定的时间，假如是1s..
那我想知道我把输入clk接在时钟引脚上，比如我接在Cyclone2 EP2C35F672芯片N2管脚上，那它的周期我怎么知道啊，是多少呢？

发表于 2011-11-24 21:24

看芯片配置的时钟了

发表于 2011-11-24 22:11

这个时钟是要你输入的，你输入多少频率的时钟，那就是多少频率。

发表于 2011-11-26 14:27

就是板子上的输入时钟啊——晶振频率

发表于 2011-11-29 19:04

和你的晶振有关系，同时需要对时钟的周期进行时序约束

FPGA默认的时钟周期多少啊

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