发新帖我要提问
返回列表
打印

verilog编译错误

[复制链接]
1451|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
fgc35159|  楼主 | 2019-6-19 21:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 编译, HDL, ce, DM
Error (10134): Verilog HDL Module Declaration error at Verilog1.v(15): port "ent" is declared more than once
总是显示多次声明，找不到问题在哪 我咕了

使用特权

评论回复 赏

相关下载

相关帖子
沙发
dirtwillfly| | 2019-6-19 22:04 | 只看该作者
在代码里可以搜索一下叫ent的port ，应该能找到

使用特权

评论回复 赏
板凳
ta1ent| | 2019-6-24 15:01 | 只看该作者
那应该是多次声明了，搜索一下。或者ent所在的那行有语法错误。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

fgc35159

10

主题

18

帖子

0

粉丝