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楼主
jlyuan|  楼主 | 2019-6-23 16:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
flash, 原理图, DM642, 开发板, TI
合众达开发板的原理图和TI的原理图上Flash的OE#端和DM642的AARE#（J25）连在一起的，但是有的书上是把Flash的OE#端和AAOE#（J24）连在一起的。这是为什么呢？

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沙发
zhaoxqi| | 2019-6-23 16:17 | 只看该作者
没啥特殊的啊

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板凳
jlyuan|  楼主 | 2019-6-23 16:21 | 只看该作者
为什么

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地板
huangchui| | 2019-6-23 16:26 | 只看该作者
就是dsp出来的aoe,are,awe,信号通过cpld在接到flash的相应管脚，6713的dsk就是这样，我在我们公司里看到的一块电路，也是这样

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5楼
jlyuan|  楼主 | 2019-6-23 16:29 | 只看该作者
对，所以，我觉得唯一可能的用处，就是等cpld/fpga完成配置后，dsp才开始boot

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6楼
jiajs| | 2019-6-23 16:34 | 只看该作者
这样，保证dsp工作的时候，外围的器件已经准备好了。

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7楼
zhanghqi| | 2019-6-23 16:37 | 只看该作者
楼上几位把我要说的说的了，呵呵

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8楼
jiajs| | 2019-6-23 16:40 | 只看该作者
看看数据手册，看看AARE#（J25）和AAOE#（J24）管脚的意思，大概就能知道了吧。

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9楼
zhanghqi| | 2019-6-23 16:43 | 只看该作者

cpld配置，这样就好理解了呵呵

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10楼
zhenykun| | 2019-6-23 16:46 | 只看该作者

6713的dsk就是这样。行！

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11楼
wyjie| | 2019-6-23 16:52 | 只看该作者
这个需要看看两边各自的时序啦

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12楼
jlyuan|  楼主 | 2019-6-23 16:56 | 只看该作者

其实还是不大明白，我再琢磨琢磨吧，多谢了哈，结贴了先

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13楼
characteristic| | 2019-6-28 15:44 | 只看该作者
看下这几个引脚都是干吗用的，就知道为啥这么接了啊

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