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AD9642与altera FPGA的时序处理

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楼主
dpf_eei|  楼主 | 2019-7-7 10:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
altera, FPGA, 时序, AD, 芯片
AD9642是250Ｍ的ＤＤＲ　ＬＶＤＳ接口ＡＤ芯片，与cyclone V连接后做做时序，总是不稳定，有没有哪位大神用过这个芯片，时序处理上需要注意什么？

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沙发
phdwong| | 2019-7-7 11:16 | 只看该作者
1 板级走线情况
2 时钟质量情况，包括相位
3 SDC相关约束情况

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板凳
dpf_eei|  楼主 | 2019-7-7 20:29 | 只看该作者
稳定到150M就再也上不去了，关键是250的时钟还有一些内部逻辑要做，我是感觉FPGA的内部一到250就不行了，有没有更好的思路？

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地板
feihufuture| | 2019-7-8 09:45 | 只看该作者
dpf_eei 发表于 2019-7-7 20:29
稳定到150M就再也上不去了，关键是250的时钟还有一些内部逻辑要做，我是感觉FPGA的内部一到250就不行了，有 ...

串转并啊

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