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[FPGA]

生成fifo数据量怎么跟预想的不一样

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damoyeren|  楼主 | 2019-7-8 20:27 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
ococ| | 2019-7-9 09:25 | 只看该作者
仔细看看手册

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板凳
zhangmangui| | 2019-7-14 15:44 | 只看该作者
在data port parameters处,有actual write depth和actual read depth,他们都比我们设置的要小,这个应该不是很准确

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