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FPGA实例化问题

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bioger2|  楼主 | 2019-7-22 19:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
各位大神,问个问题哈,如下所示:
module test(A,B,C)
endmodule
test t1(.A(AX),.B(BX),.C(CX))

如上述所示,为实例化test模块,但是我没给A,B,C是值都是变量,我想问一下,这样可以吗?
如果可以,开始变量没有赋值时,他按照什么执行呢?

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