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一、课程简介 FPGA时序约束是FPGA设计中的一个重点，也是难点。 时序约束是什么？ 时序约束用在哪些场景？ 时序约束到底怎么用？ 面对这些你是否一头乱麻，无从下手，望而生畏？ 现有的教材大部分是介绍概念、时序分析工具和计算公式的。我们学习教材之后觉得已经完全掌握，但是当需要真正做项目的时候，你是不是有无从下手的感觉？ 明德扬最看重的是实践经验，一切不能用于实践的理论都是扯淡。为此，明德扬抛开一切复杂的理论，就从工程实践的角度来讲解时序约束。 本课程基于VIVADO平台，讲述时钟约束原理、约束方法。授课方式为面授，由至简设计法创始人，暨南大学研究生导师潘文明先生主讲，总课时12个学时。
二、适用人群 1、在校学生 2、初入FPGA行业者 3、资深FPGA工程师仍需提高能力者 4、集成电路\IC设计和后端工程师 5、其他有学习时序约束需求的
三、培训时间和地点 时间：每周末，周六-周日连续两天 地点：广州市番禺区天安节能科技园14号楼512 四、课程安排
五、课程亮点 1、基于Vivado平台的时序约束方法 2、此时序约束方法、时序约束报表通用于集成电路\IC领域的约束方法 3、提供学习过程所需软硬件环境，一人一台电脑学习，提供时序约束案例，解决实质项目问题 4、毫无保留的传授参数的获取方法 5、为学员的项目提供专项答疑
六、课程费用 学费1980元包含两天共12个学时，食宿自理 报名 qq 1465617980
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