CY2291是第三代时钟发生器系列。CY2291向上兼容行业标准ICD2023和ICD2028，提供传统的高水平可定制功能，以满足不同的时钟同步系统。所有组件均为PC提供高度可配置的关闭功能板应用程序。四个可配置时钟（CLKA-CLKD）中的每一个可以被分配30个频率之一的任何组合。多个输出配置具有相同或相关的频率，具有低（<500 ps）偏移，实际上为重负载信号提供片上缓冲。
CY2291可配置为5 V或3.3 V操作。内部ROM表使用EPROM技术，允许完全自定义输出频率。参考振荡器设计用于10 MHz至25 MHz晶振，具有额外的灵活性，无需为此晶振提供外部元件。或者，外部参考时钟可以使用1 MHz至30 MHz之间的频率。使用32 kHz振荡器的客户必须连接到与32 kHz晶振并联的10 M电阻。
特征：
三个集成的锁相环
EPROM可编程性
工厂可编程（CY2291）或现场可编程（CY2291F）器件选项
低偏移，低抖动，高精度输出
电源管理选项（关机，OE，暂停）
频率选择选项
CPUCLK顺利旋转
可配置3.3 V或5 V操作
20引脚SOIC封装
逻辑框图： 引脚图： 20引脚SOIC引脚排列
功能概述，输出配置： CY2291芯片上有五个独立的频率源。这些是32kHz振荡器，参考振荡器和三个锁相环（PLL）。每个PLL都有一个特定的功能。系统PLL（SPLL）驱动CLKF输出，并在可配置输出上提供固定的输出频率。SPLL提供最多输出分频器选项。CPU PLL（CPLL）由选择输入（S0-S2）控制，以提供八个用户可选择的频率和平滑的摆动频率。Utility PLL（UPLL）提供最准确的时钟。它通常用于其他频率源提供的其他频率。所有配置均为EPROM可编程，提供短路采样和生产周期。 省电功能： 拉出时，SHUTDOWN / OE输入三态输出为低电平（32 kHz时钟输出不受影响）。如果系统被禁用，此引脚上的低电平也会关闭PLL，计数器，参考振荡器和所有其他有效组件。VDD引脚上产生的电流小于50A，对于32 kHz子系统，最大值为15 15A，典型值为10A。离开关闭模式后，必须重新锁定PLL。除32K外的所有输出都具有较弱的下拉输出，并且当它们说三个时不会浮动。S2 / SUSPEND输入可配置为在低电平时关闭可自定义的输出和/或PLL存储区。除32K输出外的所有PLL几乎可以任意组合关闭。唯一的限制是，如果PLL关闭，则必须关闭从其导出的所有输出。暂停PLL以关闭所有相关逻辑，同时简单地暂停输出强制三态条件。CPUCLK可以平滑地转换（转换）8 MHz和8 MHz之间的最大输出频率（5 V / 80 MHz时为100 MHz，商用温度下为3.3 V）。此功能对于“绿色”PC和笔记本电脑应用非常有用，可以通过降低工作频率来节省大量电能。此功能满足所有486和奔腾处理器的摆动要求。 CyClocks是一款易于使用的应用程序，允许您配置赛普拉斯提供的任何EPROM可编程时钟。您可以指定输入频率，PLL和输出频率以及不同的功能选项。请注意，本数据表中的输出频率范围可确保您在指定时保持在限制范围内。CyClocks还具有功率计算功能，可让您查看特定配置的功耗。 所有输出，占空比和上升/下降时间 输出三态时序[21]
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