如何保证一上电各个引脚就是高电平

1万 · 2019-9-1 20:34

如何保证一上电各个引脚就是高电平

2万 · 2019-9-1 20:39

在main函数执行之前？

1万 · 2019-9-1 20:42

是的

2万 · 2019-9-1 20:44

初始化时用程序写进去，强制拉高！

1万 · 2019-9-1 20:47

设置

1万 · 2019-9-1 20:49

上电后在运行main前，端口是输入的配置，运行main（在程序配置运行后）后，端口为输出的配置。

1万 · 2019-9-1 21:03

哦，直接在配置里把端口设为输出有什么区别

1万 · 2019-9-1 21:06

哦，直接在配置里把端口设为输出有什么区别

1万 · 2019-9-1 21:08

一直是输出的配置。

1万 · 2019-9-1 21:11

首先要设置IFCONFIG[1..0]为00使I/O工作在Port模式，10是GPIF模式，11是SlaveFIFO模式
同时EPxFIFOCFG.0 (wordwide) bits设为0，Prot D为GPIO状态，若为1就是Port D为FD [15:8].

1万 · 2019-9-1 21:13

是这样的，程序中需要根据调速把在一个端口输出不同占空比的pwm波形，如果我在配置中就配置为输入，程序中改输出，那么出来的波形正常。

1万 · 2019-9-1 21:18

如果我直接在配置中就配置为输出，观察波形时，就有毛刺信号

2万 · 2019-9-1 21:21

过一会儿就会有一个？

1万 · 2019-9-1 21:23

嗯，不拧调速把时就有。对于这个不太理解为什么。

2万 · 2019-9-1 21:25

管脚外部加上拉电阻，

2万 · 2019-9-1 21:28

我觉得楼主可以用示波器看一下片子上电时 VDDA 和 VDDD的波形。

1万 · 2019-9-1 21:31

嗯，如果 VDDA滞后 VDDD 那么 IO口在上电时会有毛刺出现。

2万 · 2019-9-1 21:35

对，如果VDDA的上电时序早于VDDD或者相同， IO 设置成 Pull-up resister 模式应该就能保证一上电IO输出就为高。

1万 · 2019-9-1 21:37

哦，那我就知道怎么回事了，多谢大家，结贴了哈