PCI总线和DSP芯片的图像处理平台的硬件设计

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摘要：介绍了基于PCI专用芯片S5933和DSP芯片TMS320C32图像处理平台的硬件设计。该平台使用专用视频输入处理芯片SAA7113和CPLD实现了高速连续的视频帧采集，满足了后继图像处理的需要。该平台既可以作为视频图像采集使用，也可以进行视频压缩、匹配等图像处理的算法验证，并具有使用灵活的特点。
随着计算机、多媒体和数据通信技术的高速发展，数字图像技术近年来得到了极大的重视和长足的发展，并在科学研究、工业生产、医疗卫生、教育、娱乐、管理和通信等方面取得了广泛的应用。同时，人们对计算机视频应用的要求也越来越高，从而使得高速、便捷、智能化的高性能数字图像处理设备成为未来视频设备的发展方向，这必然要求产生相适应的新理论、新方法和新算法。为了在利用这些新技术的过程中检验其可行性，研制了基于ＰＣＩ总线和ＤＳＰ芯片的图像处理平台，该图像处理平台是利用视频输入处理器ＳＡＡ７１１３、ＴＩ公司的ＴＭＳ３２０Ｃ３２高速浮点ＤＳＰ和ＡＭＣＣ公司的Ｓ５９３３ＰＣＩ总线接口芯片搭建的。利用高速的ＰＣＩ总线和功能强大的ＤＳＰ芯片，可以进行视频压缩、图像检测、视觉定位等算法研究。

１系统功能概述

根据实际应用需要，该系统的主要功能有：
（１）可以在不同输入制式ＰＡＬ和ＮＴＳＣ之间进行自动切换和处理。
（２）能利用采集到的ＹＵＶ图像信号数据进行压缩算法的验证，或转换成灰度图像数据、ＲＧＢ格式图像数据等进行检测、定位等算法的检验。
（３）能将处理后的数据通过ＰＣＩ接**给上层系统（ＰＣ机）保存或进行进一步验证处理。
（４）系统具有软件修改、升级功能和灵活性，便于算法的改进验证。
系统的设计难点主要是如何实现系统数据的高速传输。图像数据由专用集成视频解码器ＳＡＡ７１１３采集，经Ａ／Ｄ转换处理后传输到ＤＳＰ；再经ＤＳＰ处理后通过ＰＣＩ接口传输到ＰＣ机。如何实现ＳＡＡ７１１３与ＤＳＰ之间和ＤＳＰ与Ｓ５９３３之间的高效率数据通信是解决这个问题的关键。通过分析研究，在ＳＡＡ７１１３与ＤＳＰ之间采用ＣＰＬＤ控制的两帧轮换方式，实现图像的隔行信号变逐行信号以及采集和处理的同步进行；在ＤＳＰ与Ｓ５９３３之间采用ＤＭＡ传输方式，实现数据流在系统中的高速传输，以满足图像处理要求。

２系统的硬件设计
整个系统由视频解码器、ＤＳＰ和ＰＣＩ总线专用芯片组成。系统框图如图１所示。

ＤＳＰ芯片采用ＴＭＳ３２０Ｃ３２，该芯片是在ＴＭＳ３２０Ｃ３０的基础上简化而来的，含有ＴＭＳ３２０Ｃ３０ＣＰＵ核心。它增加了一些常用的功能部件，使程序引导功能、串行接口传输和存储器均可支持８、１６、３２位的数据。它可产生边沿中断和电平中断，可由用户编程设定中断向量表的地址，具有空等待和低功耗两种电源管理方式。它具有两个ＤＭＡ通道，功能强大的外部存储器接口既可以满足视频解码接口８位数据的要求，也可以实现ＰＣＩ接口３２位数据的的高速数据传输。ＴＭＳ３２０Ｃ３２灵活的程序加载可以实现在系统编程。

ＰＣＩ总线专用接口芯片采用Ｓ５９３３，它是一种功能强且使用灵活的ＰＣＩ总线控制器专用芯片，该芯片符合ＰＣＩ局部总线规范２．１版本，既可作为ＰＣＩ总线目标设备，实现基本的传送要求；也可作为ＰＣＩ总线主控设备，访问其它ＰＣＩ总线设备。Ｓ５９３３的峰值传送速率为１３２Ｍｂｐｓ(３２位ＰＣＩ数据线)。Ｓ５９３３提供了３个物理总线接口：ＰＣＩ总线接口、外加总线接口（ＡＤＤ－ＯＮＢＵＳ）；可选的ＮＶ存储器接口。用户可根据需要设计Ｓ５９３３与外加总线接口相连接的逻辑电路和配置空间的初始化，而不必考虑ＰＣＩ总线规范众多的协议，从而将复杂的ＰＣＩ总线接口关系转化为简单的８／１６／３２位外加总线（ＡＤＤ－ＯＮＢＵＳ）接口关系。Ｓ５９３３芯片功能框图如图２所示。

ＰＣＩ总线与外加总线之间的数据传输可以通过内部先入先出存储器（ＦＩＦＯ）、邮箱寄存器（Ｍａｉｌｂｏｘ）和数据直传通道（Ｐａｓｓ－Ｔｈｒｕ）三种通道进行。各通道都包括两组寄存器以分别完成ＰＣＩ总线和ＡＤＤ－ＯＮ总线接口双向数据传输，为使用者提供较为宽松而灵活的设计空间。
可编程视频解码芯片采用ＳＡＡ７１１３；该芯片是可编程视频处理芯片，采用ＣＭＯＳ工艺。通过简单的Ｉ２Ｃ总线可以对其实现编程控制；内部包含两路模拟处理通道，能实现视频源的选择、抗混叠（去假频）滤波、模／数变换、自动嵌位、自动增益控制、时钟产生、多制式（ＰＡＬＢＧＨＩ、ＰＡＬＭ、ＰＡＬＮ、ＮＴＳＣＭ和ＮＴＳＣＮ）解码及亮度、对比度和饱和度控制。
本系统采用软件模拟Ｉ２Ｃ总线的控制方式，通过ＤＳＰ的多功能口实现ＤＳＰ对ＳＡＡ７１１３的初始化等控制；根据ＳＡＡ７１１３输出的同步脉冲，通过使用可编程器件ＣＰＬＤ，产生图像帧存储器的地址信号、读写信号以及帧切换等控制信号，实现ＳＡＡ７１１３和ＤＳＰ之间的高速数据通讯。

３ＤＳＰ与ＳＡＡ７１１３之间的无缝连接
ＳＡＡ７１１３输出的是隔行视频信号，一帧图像需要传送两次，分别记为奇场图像和偶场图像；视频处理的对象是逐行排列的图像信号，因此必须等待一帧图像（连续的奇、偶两场信号）采集完后，合成到一个图像帧中才能进行后续处理。利用ＳＡＡ７１１３的同步信号，使用可编程逻辑器件ＣＰＬＤ构建控制器，可将图像数据写入帧存储器，解决图像帧合成问题。为了向前端处理器（ＤＳＰ）提供连续的图像信号，采用两个图像帧存储器Ａ和Ｂ交替存储的方式，来暂存采集到的图像数据和需要处理的图像数据，可实现图像的实时连续采集处理。

ＤＳＰ与ＳＡＡ７１１３之间的硬件接口如图３所示，整个接口的控制逻辑，包括两个子模块：帧图像写入控制器和乒乓开关，由一块ＣＰＬＤ来完成。ＣＰＬＤ芯片采用ＡＬＴＥＲＡ公司的ＥＰＭ９３２０ＲＣ２０８。两组帧存储器Ａ和Ｂ采用ＣＹＰＲＥＳＳ公司生产的两块ＣＹ７Ｃ１０４９芯片，容量为５１２Ｋ×８ｂｉｔ，存取时间不超过１５ｎｓ，能满足图像实时采集要求。

为了方便地存储处理图像，系统仅取一帧图像中间的５１２×５１２个象素作为一帧，即所取图像帧为连续奇偶两场图像的中央５１２行，且每行取中间的５１２个象素的图像块。
利用ＳＡＡ７１１３的同步信号，帧图像写入控制器模块产生帧存储器的地址信号、写信号以及帧切换信号之一（ＲＤＹ１）。ＳＡＡ７１１３输出的同步信号包括ＬＬＣ、ＲＴＳ０、ＲＴＳ１。ＬＬＣ是行锁定系统时钟输出，为象素时钟频率的两倍，即２７ＭＨｚ，用来同步数据采集，使得一个ＬＬＣ周期输出一个字节的图像数据。在图像数据有效时，其上升沿反相后作为帧存储器的ＷＥ＃信号。ＲＴＳ０、ＲＴＳ１的功能是通过编程设置ＳＡＡ７１１３功能寄存器确定的。ＲＴＳ０被设置为水平输出参考信号（行有效信号），ＲＴＳ０高电平时表示采集一行有效象素，低电平时表示场消隐信号?熏在ＲＴＳＯ上升沿后，帧图像写入控制器控制采集一行中间的５１２个象素数据，将其余的象素数据丢弃。ＲＴＳ１被设置为垂直输出参考信号和奇偶场信号，ＲＴＳ１高电平时表示采集奇场图像所需要的有效数据，在ＲＴＳ１上升沿时，开始采集奇场图像数据，同时它也被用来作为帧图像开始的信号；ＲＴＳ１低电平时表示采集偶场中所需要的图像数据，在ＲＴＳ１下降沿时，开始采集偶场图像数据。在ＲＴＳ１上升沿时，帧图像写入控制器控制采集２５６行象素数据作为奇场图像；在ＲＴＳ１下降沿时，顺次采集下面的２５６行象素数据作为偶场图像，其余的图像行数据丢弃。使用５１２Ｋ×８ｂｉｔ的静态存储器（ＳＲＡＭ），恰好可以存放一帧５１２×５１２×２×８ｂｉｔ的图像。在合成一帧图像时，对应的奇场图像的第ｎ个象素和偶场图像的第ｎ个象素在存储器内位置相差５１２×２×８ｂｉｔ，帧图像写入控制器通过把ＲＴＳ１（奇偶场有效）信号作为写入图像数据的帧存储器地址信号中的Ａ１，把场中有效行的计数输出信号作为帧存储器地址信号中的Ａ１[１８:１２],把行中有效象素的计数输出信号作为帧存储器地址信号中的Ａ１[１０:０],从而实现隔行信号变逐行信号存储在一图像帧存储器中。
在ＣＰＬＤ内部构造一个乒乓开关控制模块，自动完成帧间读写两个通道接口的切换。其中帧图像写入控制器产生的写图像帧的地址信号Ａ１[１８:０]、写控制信号ＷＲ＃和ＳＡＡ７１１３的ＶＰＯ[７:０]组成了图像帧写通道的始端接口；ＤＳＰ读图像帧的地址线信号Ａ２[１８:０]、读控制信号Ｒ／Ｗ＃和数据线的低８位信号ＤＩ[７:０]组成了图像帧读通道的终端接口；ＲＤＹ１、ＲＤＹ２(ＦＸ０)作为帧切换就绪信号触发通道的切换。开始采集图像数据时，帧切换就绪信号ＲＤＹ１、ＲＤＹ２同时为假，图像帧写通道的始端接口信号与图像帧Ａ的接口信号ＲＤ、ＷＥ＃、Ａ[１８:０]和Ｄ[７:０]连接；ＳＡＡ７１１３的当前帧图像数据写入帧存储器Ａ；同时，图像帧读通道的终端接口与图像帧Ｂ的接口信号连接，ＤＳＰ从帧Ｂ中取出前一帧图像数据进行处理；当前帧的图像数据采集完时，帧图像写入控制器停止采集数据，置ＲＤＹ１为真；同理，当ＤＳＰ在处理完前一帧图像时，设置引脚ＦＸＯ置ＲＤＹ２为真。乒乓开关模块在检测到ＲＤＹ１、ＲＤＹ２同时为真时，切换通道的接口，此时图像帧写通道的始端接口与图像帧Ｂ的接口连接；ＳＡＡ７１１３的当前帧图像数据写入帧存储器Ｂ；图像帧读通道的终端接口与图像帧存储器Ａ的接口信号连接，ＤＳＰ从帧存储器Ａ中取出前一帧图像数据进行处理。这样两帧轮换进行，实现了图像的实时连续处理。
在ＤＳＰ和ＳＡＡ７１１３之间所有控制信号的接口逻辑和时序转换都由ＣＰＬＤ来完成,增加了可靠性，简化了ＰＣＢ的版面，并且可以编程修改，提高了使用的灵活性。

４Ｓ５９３３与ＤＳＰ之间的接口设计
Ｓ５９３３的三种数据传输方式有不同的特点，应用于不同的场合。
Ｓ５９３３信箱方式不支持猝发(Ｂｕｒｓｔ)传输，由８个３２位信箱寄存器组成，可从两个方向进行访问。它们平均分为两类，分别用于ＰＣＩ接口和ＡＤＤ－ＯＮ接口之间的双向信息传输。主机和扩展逻辑都可以通过查询或中断方式获悉任一信箱寄存器的任一字节的空满状态，并通过相应地址访问该字节。Ｓ５９３３的信箱寄存器映射在ＤＳＰ的Ｉ／Ｏ空间中，从而可以实现ＤＳＰ对信箱的直接操作，数据速率较低，故系统中只使用这种方式传输命令和状态信息，例如ＰＣ机通知ＤＳＰ设备关闭；ＤＳＰ通知上层已经传送完数据（处理完的数据的大小不是固定的）等。
Ｓ５９３３的ＦＩＦＯ方式主要由两个接口共用的两个３２×８比特的ＦＩＦＯ、读或写地址寄存器以及读或写计数器组成。两个ＦＩＦＯ分别作为ＰＣＩ和ＡＤＤ－ＯＮ接口之间的双向缓冲区。Ｓ５９３３提供了快捷方式：一组专门用于ＦＩＦＯ方式传输的控制及状态信号，包括ＦＩＦＯ寄存器的直接读、写以及状态信号等，用以提高数据传输速度，但此信号组只能工作在Ｓ５９３３为主控设备的情况下。Ｓ５９３３作为目标设备时，内部ＦＩＦＯ只是作为一般的寄存器，ＰＣＩ总线如同访问信箱寄存器那样访问它们，操作比较直观，但不支持猝发传输，极大地限制了传输速度；Ｓ５９３３作为主控设备时，ＦＩＦＯ方式可进行ＤＭＡ方式的猝发传输，Ｓ５９３３可以通过ＦＩＦＯ接口启动ＤＭＡ传输周期，传输过程不需要ＣＰＵ的干预，传输的速率与外部设备的数据传输速率有关，可以得到很高的数据传输速率。Ｓ５９３３的ＤＭＡ数据传输启动方式有两种：ＰＣＩ总线接口启动和ＡＤＤ－ＯＮ总线接口启动。启动方式决定于由哪个接口设置读或写地址寄存器以及读或写计数器：ＰＣＩ总线接口启动方式是由ＰＣＩ总线主设备（一般是ＰＣ机的客户程序）设置ＤＭＡ相关寄存器发起ＤＭＡ传输的；ＡＤＤ－ＯＮ总线接口启动方式是由外部逻辑电路（一般是外部插卡上的ＣＰＵ）设置ＤＭＡ相关寄存器发起ＤＭＡ传输的。
Ｓ５９３３的ＰＡＳＳ－ＴＨＲＵ方式使主机以内存映射方式访问ＡＤＤ－ＯＮ接口的存储空间，只能工作在Ｓ５９３３是目标设备的情况下，且外部接口需要逻辑电路的支持，故不常用。

本系统是图像处理的一个实验平台，既要求数据传输率高，又要求有一定的升级功能和灵活性。因此，系统采用ＦＩＦＯ数据传输方式。当采集的图像数据量大且要求传输速度高时，可以采用ＦＩＦＯ方式中的ＰＣＩ总线接口启动ＤＭＡ方式，使用ＤＭＡ传输；有一些应用场合，要传送的数据个数不明确，例如图像压缩后的数据量是不一定的，可以使用外加总线接口启动ＤＭＡ的传输方式传送压缩图像，而用信箱方式传送命令和图像状态信息。在这种方式下，Ｓ５９３３的外加总线操作寄存器全部映射在ＴＭＳ３２０Ｃ３２ＤＳＰ的选通控制信号ＩＯＳＴＲＢ＃控制的空间中，使ＤＳＰ对ＰＣＩ接口传输的数据的控制十分简单，就象操作自身的外围接口一样。Ｓ５９３３与ＤＳＰ之间的硬件接口的具体连接方式如图4所示。

Ｓ５９３３和ＤＳＰ之间的硬件连接,就是利用ＤＳＰ的读写信号Ｒ／Ｗ＃、地址选通控制信号ＩＯＳＴＲＢ＃、外部设备就绪信号ＲＤＹ＃和部分地址信号以及Ｓ５９３３的ＦＩＦＯ状态信号ＷＲＦＵＬＬ进行简单的时序和逻辑组合，生成对Ｓ５９３３的外加总线接口的读写控制信号：ＷＲ＃、ＲＤ＃、ＳＥＬＥＣＴ＃、ＡＤＲ[６:２]、ＢＥ[３:０]、ＷＲＦＩＦＯ＃。Ｓ５９３３的数据总线与ＤＳＰ的数据总线相连接，数据线宽度为３２位，以便提供尽可能高的传输速率。

本文采用ＰＣＩ接口芯片Ｓ５９３３、ＤＳＰ芯片ＴＭＳ３２０Ｃ３２和视频输入处理芯片ＳＡＡ７１１３设计实现的视频图像处理实验平台系统可以实现图像的高速连续采集，进行图像压缩、图像处理等算法的验证，达到了系统设计的目标。本系统具有使用灵活、升级方便等特点。考虑到ＤＳＰ芯片的内部ＲＡＭ有限，程序不能完全在片内运行，在进行一些复杂的图像处理运算时，速度会受到限制，故本系统仅适用于静态图像的处理算法研究。

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