本帖最后由 GoldSunMonkey 于 2011-11-20 15:11 编辑
声明:本教程为Goldsunmonkey为Xilinx和Xilinx论坛发展贡献自己的一点力
量。可以供大家(除商业意图以外)随意下载使用交流。
如果使用为了商业意图,请联系作者。
所谓综合,就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的
逻辑连接(网表),并根据目标和要求(约束条件)优化所生成的逻辑连接,生成EDF文件。
完成了输入、仿真以及管脚分配后就可以进行综合和实现了。在过程管理区双击Synthesize-XST。
如图所示
|
|