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关于lvc16245与fpga之间作为数据总线连接的问题？

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楼主
流金岁月|  楼主 | 2008-10-7 20:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 数据总线, 信号, 芯片, 脉冲信号
我用六片lvc16245合用fpga的数据总线，在不同时刻将六片16245的数据读出，
16245的B端进信号端，16245的A端与fpga相连总为数据总线，我用fpga的一个io口控制16245的oe使能端，
但是现在现象是如果16245的B端的一个口为一个脉冲信号（如12us）但是，使能该芯片之后，、在A口的对应脚上出现一个12us的宽度之后，不能立刻下拉到0电平，波形总是要经过几百us之后才能到0，这样就会影响我对其他芯片的信号处理，请问我如何处理这个问题？

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沙发
流金岁月|  楼主 | 2008-10-8 08:09 | 只看该作者

请问有见过之类的现象的

这类问题如何解决，lvc16245输出端能总为数据总线复用吗？

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板凳
xukaiguo| | 2008-10-8 15:01 | 只看该作者

问题不清楚

1、方向端是怎么控制的？如果是单向的，为啥不用16244？
2、所说的脉冲信号是指负脉冲吗？“不能立刻下拉到0电平”是指OE有效时还是有效结束之后？
3、总线上还有多少负载？包括上下拉电阻等？

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地板
linqing171| | 2008-10-8 17:41 | 只看该作者

如果你做FPGA，就必须要考虑时序。

这个明显的是时序出了问题，lvc系列的时间不可能这么慢，你的几个片选在fpga里面是护持的么？是一片138译码出来的么？

你在选通245后，总线感觉是悬空的，仔细再查一下设计，怀疑245的方向没有控制对。也不排除上拉电阻太小，总线电容太大，245驱动能力太差半天才驱动成0. 或者总线竞争，按TTL标准低电平肯定能争过高电平但是是有时间的，245会发烫。

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