还是必须修改FPGA工程呢?

2万 · 2019-9-14 14:51

cypress 的PKTEND信号是一个强制打包信号，但是在上位机捕获数据的时候，捕获的数据却会因为这个强制打包，导致获取数据截止，现在有一个FPGA采集的数据通过cypress的usb芯片上传至PC中，有一个问题是因为某些原因，FPGA那边在传输一帧数据的时候并不是单单在帧尾处操作PKTEND，而是在一帧当中频繁使用的PKTEND，并且位置是不可预知的，这给上层捕获数据的CYAPI造成的困扰，请教一下，有什么可以克服这个问题的么？

1万 · 2019-9-14 14:54

楼主可以到cypress网站上建一个case

1万 · 2019-9-14 14:58

在FPGA编程中修改pkend信号即可，在帧结束处生产一个pkend信号

2万 · 2019-9-14 15:02

嗯，我再好好缕一缕吧，有了好消息及时通知大家，结贴喽