部分程序如下：
申明语句：
inout [15:0] PORT1;
reg [(FIFOWITH-1):0] data2usb;
结果我在always里面写了如下
begin
data2fpga <= PORT1;
assign PORT1 = 16'b0000000000000000;
end
编译产生如下错误
Error (10137): Verilog HDL Procedural Assignment error at USB_FPGA.v(104): object "PORT1" on left-hand side of assignment must have a variable data type
其他几处用到PORT1的也是同样的错误
Verilog里面inout不是默认是wire类型的吗？为什么上面用assign会报错，搞不懂了。。。
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