发新帖我要提问
返回列表
打印
[verilog]

组合逻辑与时序逻辑为什么要分开写

[复制链接]
1273|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
fpgalover|  楼主 | 2019-9-23 17:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序逻辑, ge, edge, ST, RS
组合逻辑与时序逻辑分开写有什么好处吗？求解
例如
always @(posedge clk or negedge rst)
   if(!rst) cnt <= 4'd0;
   else if(cnt == 4'd9) cnt <= 4'd0;
  else cnt <= cnt + 1'b1;

always @(posedge clk or negedge rst)
   if(!rst) cnt <= 4'd0;
   else cnt <=cnt_n;

always @(*)
   if(cnt == 4'd9) cnt_n = 4'd0;
   else cnt_n = cnt + 1'b1;

使用特权

评论回复 赏

相关下载

相关帖子
沙发
llaill2014| | 2019-12-25 14:21 | 只看该作者
没啥好处，就是为了看得更明白

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

fpgalover

7

主题

25

帖子

0

粉丝