[verilog] 组合逻辑与时序逻辑为什么要分开写

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 楼主| fpgalover 发表于 2019-9-23 17:01 | 显示全部楼层 |阅读模式
组合逻辑与时序逻辑分开写有什么好处吗?求解
例如
always @(posedge clk or negedge rst)
   if(!rst) cnt <= 4'd0;
   else if(cnt == 4'd9) cnt <= 4'd0;
  else cnt <= cnt + 1'b1;

always @(posedge clk or negedge rst)
   if(!rst) cnt <= 4'd0;
   else cnt <=cnt_n;

always @(*)
   if(cnt == 4'd9) cnt_n = 4'd0;
   else cnt_n = cnt + 1'b1;
llaill2014 发表于 2019-12-25 14:21 | 显示全部楼层
没啥好处,就是为了看得更明白
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