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时钟延迟处理疑问

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zhaohualiang|  楼主 | 2019-9-29 15:32 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
时钟, ge, edge, ST, RS
对CLK_25M延时处理，请问clk2什么作用？

reg clk1,clk2;
always@(posedge clk_100m or negedge rst_n)
    if(!rst_n)
        begin
            clk1 <= 1'd0;
            clk2 <= 1'd0;
        end
    else
        {clk2,clk1} <= {clk1,clk_25m};
        
wire clk_a = (clk_25m & clk1);

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沙发
zhangmangui| | 2019-9-29 22:08 | 只看该作者
clk2比clk1慢了一个clk_100m

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板凳
zhaohualiang|  楼主 | 2019-9-30 10:39 | 只看该作者
本帖最后由 zhaohualiang 于 2019-9-30 10:41 编辑
zhangmangui 发表于 2019-9-29 22:08
clk2比clk1慢了一个clk_100m

对，但是我们所需的clk_a，中间的clk2什么用途呢

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地板
zhaohualiang|  楼主 | 2019-9-30 10:46 | 只看该作者

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5楼
zhangmangui| | 2019-10-3 23:33 | 只看该作者
zhaohualiang 发表于 2019-9-30 10:39
对，但是我们所需的clk_a，中间的clk2什么用途呢

确实可以去掉   

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