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VHDL语言中字符串不定态位如何表示

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zhulin|  楼主 | 2019-10-8 11:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
vhdl语言, 字符串, cis, logic, ST
VHDL语言中字符串未定义位如何表示，书上说STD_LOGIC里X表示不定状态，但实际使用时，综合报错。
例如: case ABC is
        when "11X" =>
                             d<= '1';
                 .
                 .
                 .
请问各位，不定态位如何表示才能综合不报错，谢谢

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