【转】STM32定时器输出比较模式中的疑惑

只看该作者 · 2019-10-18 10:59

OCx与OCxREF和CCxP之间的关系

初学STM32，我这个地方卡了很久，现在终于有些明白了，现在把我的理解写下与大家共享，如果有不对的地方，还请指出。

OCxREF就是一个参考信号，并且约定：

OCxREF=1，称OCxREF有效。反之，OCxREF=0，称OCxREF无效；

‘1’电平（高电平）称为OCxREF的有效电平，‘0’ 电平（低电平）称为OCxREF的无效电平。

——依据参考手册：The output stage generates an intermediate waveform which is then used for reference:OCxRef (active high). The polarity acts at the end of the chain.

（翻译）输出阶段产生一个中间波形OCxRef(高有效)作为参考。输出信号的极性体现在信号链的末端。

现在解释几个名词之间的关系：

只看该作者 · 2019-10-18 10:59

然后来理解输出比较的几个模式（PWM模式是输出比较模式的特例）

查看TIMx_CCMR1寄存器的OC1M域，有如下定义（摘自最新版的参考手册）

只看该作者 · 2019-10-18 10:59

翻译如下：

000：冻结——输出比较寄存器TIMx_CCR1中的内容与计数器TIMx_CNT中的内容之间的比较对输出无影响。（此模式用于时基的生成）

001：当匹配时，设置通道1为有效电平。当计数器TIMx_CNT中的内容与捕捉/比较寄存器1（TIMx_CCR1）中的内容相匹配时，强行拉高OC1REF 信号。

010：当匹配时，设置通道1为无效电平。当计数器TIMx_CNT中的内容与捕捉/比较寄存器1（TIMx_CCR1）中的内容相匹配时，强行拉低OC1REF 信号。

011：翻转——当TIMx_CNT= TIMx_CCR1时，OC1REF信号取反。

100：强制无效电平——强行拉低OC1REF 信号。

101：强制有效电平——强行拉高OC1REF 信号。

110：PWM模式1——向上计数模式中，只要TIMx_CNT< TIMx_CCR1,通道1有效，反之无效。向下计数模式中，只要TIMx_CNT> TIMx_CCR1，通道1无效（OC1REF=0），反之有效(OC1REF=1)。

110：PWM模式2——向上计数模式中，只要TIMx_CNT< TIMx_CCR1,通道1无效，反之有效。向下计数模式中，只要TIMx_CNT> TIMx_CCR1，通道1有效，反之无效。

我用红色标出了提到有效、无效的地方。不难发现，有效与无效分别对应OC1REF=1和OC1REF=0。这正是我们先前约定的结果。

到此，不同模式下输出比较的结果对OC1REF信号的影响已经很清楚了，但是最终的输出信号是OC1，并不是OC1REF。而且前面有一句话（输出信号的极性体现在信号链的末端）还未做解释。

只看该作者 · 2019-10-18 11:00

到底OC1REF与OC1之间有何秘密呢？我们来看下面这个图：

显然，我们只关心红色圈内的信号与方框内的寄存器位以及信号在它们之间是如何传播的。

只看该作者 · 2019-10-18 11:01

oc1ref从输出模式控制器（Output mode controller）开始，分为两路，上面一路至主模式控制器（To the master mode controller）,这里我们不关心它的去向，我们关心的是下面一路，下面一路在进入双路开关之前又被分成了两路——一路是原信号，一路是原信号的非。显然TIMx_CCER中的CC1P位用来控制这个开关，CC1E位控制着整条信号链的通断。

当CC1P=0时（CC1E=1）：

当CC1P=1时（CC1E=1）：

很显然，OC1与OC1REF的关系只受CC1P的影响（CC1E=1）