SPI总线协议及SPI时序图详解

只看该作者 · 2019-10-18 15:20

SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。
SPI是一个环形总线结构，由ss(cs)、sck、sdi、sdo构成，其时序其实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。

上升沿发送、下降沿接收、高位先发送。
上升沿到来的时候，sdo上的电平将被发送到从设备的寄存器中。
下降沿到来的时候，sdi上的电平将被接收到主设备的寄存器中。

只看该作者 · 2019-10-18 15:21

假设主机和从机初始化就绪：并且主机的sbuff=0xaa (10101010)，从机的sbuff=0x55 (01010101)，下面将分步对spi的8个时钟周期的数据情况演示一遍(假设上升沿发送数据)。

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脉冲主机sbuff 从机sbuff sdi sdo
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0 00-0 10101010 01010101 0 0
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1 0--1 0101010x 10101011 0 1
1 1--0 01010100 10101011 0 1
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2 0--1 1010100x 01010110 1 0
2 1--0 10101001 01010110 1 0
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3 0--1 0101001x 10101101 0 1
3 1--0 01010010 10101101 0 1
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4 0--1 1010010x 01011010 1 0
4 1--0 10100101 01011010 1 0
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5 0--1 0100101x 10110101 0 1
5 1--0 01001010 10110101 0 1
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6 0--1 1001010x 01101010 1 0
6 1--0 10010101 01101010 1 0
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7 0--1 0010101x 11010101 0 1
7 1--0 00101010 11010101 0 1
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8 0--1 0101010x 10101010 1 0
8 1--0 01010101 10101010 1 0
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只看该作者 · 2019-10-18 15:21

这样就完成了两个寄存器8位的交换，上面的0--1表示上升沿、1--0表示下降沿，sdi、 sdo相对于主机而言的。根据以上分析，一个完整的传送周期是16位，即两个字节，因为，首先主机要发送命令过去，然后从机根据主机的名准备数据，主机在下一个8位时钟周期才把数据读回来。
SPI总线是Motorola公司推出的三线同步接口，同步串行3线方式进行通信:一条时钟线SCK，一条数据输入线MOSI，一条数据输出线MISO;用于 CPU与各种外围器件进行全双工、同步串行通讯。

只看该作者 · 2019-10-18 15:22

SPI主要特点有:可以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志;写冲突保护;总线竞争保护等。

SPI总线有四种工作方式(SP0, SP1, SP2, SP3)，其中使用的最为广泛的是SPI0和SPI3方式。

只看该作者 · 2019-10-18 15:22

SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性(CPOL)对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之一进行数据传输。如果 CPHA=0，在串行同步时钟的第一个跳变沿(上升或下降)数据被采样；如果CPHA=1，在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。 SPI主模块和与之通信的外设音时钟相位和极性应该一致。

只看该作者 · 2019-10-18 15:23

SPI时序图详解-SPI接口在模式0下输出第一位数据的时刻

SPI接口在模式0下输出第一位数据的时刻

SPI接口有四种不同的数据传输时序，取决于CPOL和CPHL这两位的组合。图1中表现了这四种时序，
时序与CPOL、CPHL的关系也可以从图中看出。

只看该作者 · 2019-10-18 15:23

CPOL是用来决定SCK时钟信号空闲时的电平，CPOL＝0，空闲电平为低电平，CPOL＝1时，

空闲电平为高电平。CPHA是用来决定采样时刻的，CPHA=0，在每个周期的第一个时钟沿采样，

CPHA＝1，在每个周期的第二个时钟沿采样。

只看该作者 · 2019-10-18 15:23

由于我使用的器件工作在模式0这种时序（CPOL＝0，CPHA＝0），所以将图1简化为图2，
只关注模式0的时序。

只看该作者 · 2019-10-18 15:23

我们来关注SCK的第一个时钟周期，在时钟的前沿采样数据（上升沿，第一个时钟沿），
在时钟的后沿输出数据（下降沿，第二个时钟沿）。首先来看主器件，主器件的输出口（MOSI）输出的数据bit1，
在时钟的前沿被从器件采样，那主器件是在何时刻输出bit1的呢？bit1的输出时刻实际上在SCK信号有效以前，
比 SCK的上升沿还要早半个时钟周期。bit1的输出时刻与SSEL信号没有关系。再来看从器件，
主器件的输入口MISO同样是在时钟的前沿采样从器件输出的bit1的，那从器件又是在何时刻输出bit1的呢。
从器件是在SSEL信号有效后，立即输出bit1，尽管此时SCK信号还没有起效。

只看该作者 · 2019-10-18 15:24

关于上面的主器件
和从器件输出bit1位的时刻，可以从图3、4中得到验证。

图3

注意图3中，CS信号有效后（低电平有效，注意CS下降沿后发生的情况），故意用延时程序
延时了一段时间，之后再向数据寄存器写入了要发送的数据，来观察主器件输出bit1的情况（MOSI）。
可以看出，bit1（值为1）是在SCK信号有效之前的半个时钟周期的时刻开始输出的（与CS信号无关），
到了SCK的第一个时钟周期的上升沿正好被从器件采样。

图4
图4中，注意看CS和MISO信号。我们可以看出，CS信号有效后，从器件立刻输出了bit1（值为1）。

只看该作者 · 2019-10-18 15:24

通常我们进行的spi操作都是16位的。图5记录了第一个字节和第二个字节间的相互衔接的过程。
第一个字节的最后一位在SCK的上升沿被采样，随后的SCK下降沿，从器件就输出了第二个字节的第一位。

只看该作者 · 2019-10-18 15:25

SPI总线协议介绍（接口定义,传输时序）

一、技术性能
SPI接口是Motorola 首先提出的全双工三线同步串行外围接口，采用主从模式（Master Slave）架构；支持多slave模式应用，一般仅支持单Master。
时钟由Master控制，在时钟移位脉冲下，数据按位传输，高位在前，低位在后（MSB first）；SPI接口有2根单向数据线，为全双工通信，目前应用中的数据速率可达几Mbps的水平。